現(xiàn)代噴氣織機(jī)以其高速、高性能等優(yōu)勢，占據(jù)了無梭織機(jī)的大部分市場，并成為最有發(fā)展前景的一種織機(jī)。送經(jīng)、卷取機(jī)構(gòu)是織機(jī)控制系統(tǒng)的重要組成部分，其對(duì)經(jīng)紗張力的控制精度已成為評(píng)定織機(jī)質(zhì)量的重要技術(shù)指標(biāo)。因此，提高和改善噴氣織機(jī)的電子送經(jīng)和卷取控制系統(tǒng)的性能非常必要，而且，開發(fā)具有高速、高精度的獨(dú)立電子送經(jīng)和卷取控制模塊具有廣闊的應(yīng)用前景。 本課題研究開發(fā)了一款獨(dú)立的電子送經(jīng)和卷取控制模塊，通過人機(jī)界面或CAN通訊對(duì)該控制系統(tǒng)所需參數(shù)進(jìn)行設(shè)置，使其可以根據(jù)參數(shù)設(shè)置應(yīng)用于不同型號(hào)的噴氣織機(jī)。通過對(duì)系統(tǒng)的控制分析，本課題主要從硬件電路設(shè)計(jì)、軟件控制及張力控制算法三個(gè)方面進(jìn)行研究。 首先，通過對(duì)噴氣織機(jī)的性能要求及控制器結(jié)構(gòu)與性能的綜合考慮，系統(tǒng)采用以高速ARM7TDMI為內(nèi)核的低功耗微處理器LPC2294作為系統(tǒng)控制器，該控制器不僅速度快、性能穩(wěn)定，而且其豐富的外圍模塊大大簡化了硬件電路的設(shè)計(jì)。硬件電路設(shè)計(jì)采用模塊化設(shè)計(jì)方法，主要功能模塊包括嵌入式最小系統(tǒng)模塊、主軸編碼器采集模塊、張力采集模塊、電機(jī)控制模塊、通訊模塊、人機(jī)界面模塊、輸入輸出信號(hào)模塊等。根據(jù)系統(tǒng)需要，對(duì)各個(gè)模塊的控制器件進(jìn)行選取，并設(shè)計(jì)出各個(gè)模塊的接口電路。最后，為了提高系統(tǒng)的穩(wěn)定性和可靠性，在硬件電路設(shè)計(jì)中采取了隔離、去耦等硬件抗干擾措施。 在軟件設(shè)計(jì)方面，系統(tǒng)采用嵌入式實(shí)時(shí)操作系統(tǒng)μC/OS-II，便于系統(tǒng)升級(jí)和維護(hù)。在系統(tǒng)硬件平臺(tái)的基礎(chǔ)上，根據(jù)設(shè)計(jì)要求對(duì)操作系統(tǒng)內(nèi)核進(jìn)行剪裁和移植，并對(duì)系統(tǒng)時(shí)鐘節(jié)拍進(jìn)行修改。結(jié)合硬件電路及系統(tǒng)控制要求，對(duì)系統(tǒng)啟動(dòng)代碼進(jìn)行修改；并根據(jù)系統(tǒng)對(duì)各個(gè)功能模塊控制的時(shí)效性要求，對(duì)系統(tǒng)任務(wù)進(jìn)行合理規(guī)劃。為了說明系統(tǒng)采用該RTOS的可行性，對(duì)實(shí)時(shí)性要求最高的張力采集任務(wù)進(jìn)行了實(shí)時(shí)性分析。對(duì)CAN通訊協(xié)議進(jìn)行制定和編程實(shí)現(xiàn)，并對(duì)I2C、CAN和LCD驅(qū)動(dòng)程序進(jìn)行開發(fā)，另外，對(duì)每個(gè)任務(wù)的功能及控制流程和任務(wù)間及任務(wù)與中斷間的信息通訊進(jìn)行了說明。系統(tǒng)在軟件方面也采用了一定的抗干擾技術(shù)，對(duì)硬件抗干擾進(jìn)行補(bǔ)充。 最后，針對(duì)經(jīng)紗張力的非線性和滯后性等復(fù)雜特性，對(duì)張力調(diào)節(jié)采用模糊參數(shù)自整定PID控制算法，設(shè)計(jì)出張力模糊參數(shù)自整定PID控制器。并在Matlab及Simulink工具下，對(duì)PID控制器下的張力算法及模糊參數(shù)自整定PID控制器下的張力算法進(jìn)行仿真研究。而且對(duì)張力模糊PID控制算法在LPC2294中的實(shí)現(xiàn)進(jìn)行了說明。關(guān)鍵詞：ARM； μC/OS-II；噴氣織機(jī)；送經(jīng)卷取；模糊PID
標(biāo)簽： ARM 噴氣織機(jī) 電子送經(jīng) 控制
上傳時(shí)間： 2013-06-11
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目前，織機(jī)向著高速化、智能化方向發(fā)展，無梭織機(jī)也越來越占主導(dǎo)地位，開發(fā)中高檔織機(jī)控制系統(tǒng)是當(dāng)前紡織機(jī)械領(lǐng)域的重要課題。織機(jī)的電子送經(jīng)和卷取控制系統(tǒng)是中高檔織機(jī)控制的關(guān)鍵技術(shù)之一，同時(shí)它也是無梭織機(jī)優(yōu)越于有梭織機(jī)的重要特征之一，因此研究送經(jīng)和卷取控制系統(tǒng)具有重要意義。 本文研究的內(nèi)容是織機(jī)的送經(jīng)和卷取控制系統(tǒng)，主要目的是保證織機(jī)在織造過程中紗線張力的動(dòng)態(tài)穩(wěn)定。主要工作如下： （1）在分析送經(jīng)卷取系統(tǒng)原理和功能的基礎(chǔ)上，提出了一種用較低成本完成所需控制功能的解決方案——以ARM嵌入式處理器S3C44B0為中心構(gòu)建硬件平臺(tái)，以嵌入式操作系統(tǒng)uClinux為基礎(chǔ)構(gòu)建軟件平臺(tái)。 （2）利用嵌入式處理器S3C44B0豐富的硬件資源，對(duì)電子送經(jīng)卷取控制系統(tǒng)進(jìn)行硬件設(shè)計(jì)：包括以S3C44B0為核心的最小系統(tǒng)電路的設(shè)計(jì)、與上位機(jī)通訊接口電路的設(shè)計(jì)、經(jīng)紗張力檢測與采樣電路的設(shè)計(jì)、伺服電機(jī)驅(qū)動(dòng)接口電路的設(shè)計(jì)和編碼器接口電路的設(shè)計(jì)等． （3）利用嵌入式操作系統(tǒng)uClinux高實(shí)時(shí)、多任務(wù)等優(yōu)點(diǎn)，對(duì)電子送經(jīng)卷取控制系統(tǒng)進(jìn)行軟件設(shè)計(jì)： ●在分析uClinux系統(tǒng)的特點(diǎn)和功能的基礎(chǔ)上，完成了在硬件電路板上的移植； ●在分析系統(tǒng)引導(dǎo)程序功能的基礎(chǔ)上，完成了Boot Loader的設(shè)計(jì)； ●完成了系統(tǒng)設(shè)備驅(qū)動(dòng)程序的設(shè)計(jì)：包括串口驅(qū)動(dòng)程序設(shè)計(jì)、A/D驅(qū)動(dòng)程序的設(shè)計(jì)和IIC驅(qū)動(dòng)程序的設(shè)計(jì)等； ●在對(duì)織機(jī)工藝了解的基礎(chǔ)上，以模塊化的思想完成了系統(tǒng)應(yīng)用程序的設(shè)計(jì)：包括張力傳感器數(shù)據(jù)采集模塊、控制算法模塊和通訊模塊等； （4）詳細(xì)介紹了整個(gè)控制系統(tǒng)的調(diào)試過程。 本文設(shè)計(jì)的系統(tǒng)能使控制的經(jīng)紗張力恒定，反應(yīng)快速，控制精度高，很好地解決了開車痕等問題，能滿足中高檔織機(jī)的要求，具有實(shí)際應(yīng)用價(jià)值。
標(biāo)簽： ARM 控制系統(tǒng)
上傳時(shí)間： 2013-04-24
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該論文討論如何采用一種串行無逆的Berlekamp-Massey(BM)算法,設(shè)計(jì)應(yīng)用于DVB系統(tǒng)中的RS(204,188)信道編碼/解碼電路,并通過FPGA的驗(yàn)證.RS解碼器的設(shè)計(jì)采用無逆BM算法,并利用串行方式來實(shí)現(xiàn),不僅避免了求逆運(yùn)算,而且只需用3個(gè)有限域乘法器就可以實(shí)現(xiàn),大大的降低了硬件實(shí)現(xiàn)的復(fù)雜度,并且因?yàn)樵谟布?shí)現(xiàn)上,采用了3級(jí)流水線(pipe-line)的處理結(jié)構(gòu).RS編碼器的設(shè)計(jì)中,利用有限域常數(shù)乘法器的特性對(duì)編碼電路進(jìn)行優(yōu)化.這些技術(shù)的采用大大的提高了RS編/解碼器的效率,節(jié)省了RS編/解碼器所占用資源.
上傳時(shí)間： 2013-08-05
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卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點(diǎn)，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實(shí)現(xiàn)約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點(diǎn)討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計(jì)了采用“串-并”結(jié)合運(yùn)算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對(duì)輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對(duì)歐氏距離的計(jì)算方法進(jìn)行了簡化，以便于用硬件電路方式實(shí)現(xiàn)。 2.對(duì)ACS運(yùn)算單元采用了“串-并”結(jié)合的運(yùn)算方式，和全并行的設(shè)計(jì)相比，在滿足譯碼速度的同時(shí)，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲(chǔ)器的組織方式，簡化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時(shí)序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計(jì)的復(fù)雜度。 4.本文中設(shè)計(jì)了一個(gè)仿真平臺(tái)，采用Modelsim仿真器對(duì)設(shè)計(jì)進(jìn)行了功能仿真，結(jié)果完全正確。同時(shí)提出了一種在被測設(shè)計(jì)內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯(cuò)誤的效率。 5.該設(shè)計(jì)在Altera EP1C20 FPGA芯片上通過測試，最大運(yùn)行時(shí)鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對(duì)譯碼器的綜合結(jié)果和Altera設(shè)計(jì)的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計(jì)的Viterbi譯碼器具有很高的工程實(shí)用價(jià)值。
標(biāo)簽： Viterbi FPGA 軟判決 譯碼器
上傳時(shí)間： 2013-07-23
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數(shù)字信息在有噪聲的信道中傳輸時(shí)，受到噪聲的影響，誤碼總是不可避免的。根據(jù)香農(nóng)信息理論，只要使Es/N0足夠大，就可以達(dá)到任意小的誤碼率。采用差錯(cuò)控制編碼，即信道編碼技術(shù)，可以在一定的Es/N0條件下有效地降低誤碼率。按照對(duì)信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實(shí)現(xiàn)最佳譯碼與準(zhǔn)最佳譯碼更加容易。卷積碼運(yùn)用廣泛，被ITU選入第三代移動(dòng)通信系統(tǒng)，作為包括WCDMA，CDMA2000和TD-SCDMA在內(nèi)的信道編碼的標(biāo)準(zhǔn)方案。 本文研究了CDMA2000業(yè)務(wù)通道中的幀結(jié)構(gòu)，對(duì)CDMA2000系統(tǒng)中的卷積碼特性及維特比譯碼的性能限進(jìn)行了分析，并基于MATLAB平臺(tái)做了相應(yīng)的譯碼性能仿真。我們設(shè)計(jì)了一種可用于CDMA2000通信系統(tǒng)的通用、高速維特比譯碼器。該譯碼器在設(shè)計(jì)上具有以下創(chuàng)新之處：(1)采用通用碼表結(jié)構(gòu)，支持可變碼率；幀控制模塊和頻率控制器模塊的設(shè)計(jì)中采用計(jì)數(shù)器、定時(shí)器等器件實(shí)現(xiàn)了可變幀長、可變數(shù)據(jù)速率的數(shù)據(jù)幀處理方式。(2)結(jié)合流水線結(jié)構(gòu)思想，利用四個(gè)ACS模塊并行運(yùn)行，加快數(shù)據(jù)處理速度；在ACS模塊中，將路徑度量值存貯器的存儲(chǔ)結(jié)構(gòu)進(jìn)行優(yōu)化，防止數(shù)據(jù)讀寫的阻塞，縮短存儲(chǔ)器讀寫時(shí)間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長度的溢出，提出了保護(hù)處理策略。我們還將設(shè)計(jì)結(jié)果在APEXEP20K30E芯片上進(jìn)行了硬件實(shí)現(xiàn)。該譯碼器芯片具有可變的碼率和幀長處理能力，可以運(yùn)行于40MHZ系統(tǒng)時(shí)鐘下，內(nèi)部最高譯碼速度可達(dá)625kbps。本文所提出的維特比譯碼器硬件結(jié)構(gòu)具有很強(qiáng)的通用性和高速性，可以方便地應(yīng)用于CDMA2000移動(dòng)通信系統(tǒng)。
上傳時(shí)間： 2013-06-24
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本文以某型號(hào)接收機(jī)的應(yīng)用為背景，主要論述了如何實(shí)現(xiàn)基于FPGA的參數(shù)化的Viterbi譯碼器的知識(shí)產(chǎn)權(quán)(IP)核。文中詳細(xì)論述了譯碼器的內(nèi)部結(jié)構(gòu)、VerilogHDL(硬件描述語言)實(shí)現(xiàn)、仿真測試等。這些可變的參數(shù)包括：碼型、ACS(加比選)單元的數(shù)目、軟判決比特?cái)?shù)、回溯深度等。用戶可以根據(jù)自己的需要設(shè)置不同的參數(shù)由開發(fā)工具生成不同的譯碼器用于不同的系統(tǒng)。 本文的創(chuàng)新之處在于,針對(duì)FPGA的內(nèi)部結(jié)構(gòu)提出了一種新的累加度量RAM的組織形式，大大節(jié)省了嵌入式RAM塊；提出了一種新的累加度量值的歸一化辦法；此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進(jìn)行電路仿真的方法，大大提高了仿真的速度。 所設(shè)計(jì)的(2，1，7)連續(xù)型5比特軟判決譯碼器已經(jīng)應(yīng)用于某型號(hào)接收機(jī)，經(jīng)受了實(shí)際應(yīng)用的考驗(yàn)產(chǎn)生了巨大的經(jīng)濟(jì)效益。
標(biāo)簽： Viterbi FPGA 參數(shù) 譯碼器
上傳時(shí)間： 2013-04-24
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本文研制的數(shù)據(jù)采集器，用于采集導(dǎo)彈過載模擬試車臺(tái)的各種參數(shù),來評(píng)價(jià)導(dǎo)彈在飛行過程中的性能，由于試車臺(tái)是高速旋轉(zhuǎn)體，其工作環(huán)境惡劣，受電磁干擾大，而且設(shè)備要求高，如果遇到設(shè)備故障或設(shè)備事故，其損失相當(dāng)巨大，保證設(shè)備的安全性和可靠性較為困難。 本文在分析數(shù)字通信技術(shù)的基礎(chǔ)上，選用了基于現(xiàn)場可編程邏輯陣列(FPGA)采用脈沖編碼調(diào)制(PCM)通信實(shí)現(xiàn)多路數(shù)據(jù)采集器的設(shè)計(jì)，其優(yōu)點(diǎn)是FPGA技術(shù)在數(shù)據(jù)采集器中可以進(jìn)行模塊化設(shè)計(jì)，增加了系統(tǒng)的抗干擾性、靈活性和適應(yīng)性，并且可以將整個(gè)PCM通信系統(tǒng)設(shè)計(jì)成可編程序系統(tǒng)，用戶只要稍加變更程序，則系統(tǒng)的被測路數(shù)、幀結(jié)構(gòu)、碼速率、標(biāo)度等均可改變以適應(yīng)任何場合。并且采用合理的糾錯(cuò)和加密編碼能夠?qū)崿F(xiàn)數(shù)據(jù)在傳輸工程中的完整性和安全性。 通過對(duì)PCM通信的特點(diǎn)研究，研制了一套集采集與傳輸?shù)南到y(tǒng)。文章給出了各個(gè)模塊的具體建模與設(shè)計(jì)，系統(tǒng)采用的是FPGA技術(shù)來實(shí)現(xiàn)數(shù)據(jù)采集和信號(hào)處理，采用VHDL實(shí)現(xiàn)了數(shù)字復(fù)接器和分接器、編解碼器、調(diào)制與解調(diào)模塊的建模與設(shè)計(jì)。采用基于NiosII實(shí)現(xiàn)串口通訊，構(gòu)建了實(shí)時(shí)性和準(zhǔn)確性通信網(wǎng)絡(luò)，實(shí)現(xiàn)了數(shù)據(jù)的采集。 測試數(shù)據(jù)和數(shù)據(jù)采集的實(shí)驗(yàn)結(jié)果證明，采用FPGA技術(shù)實(shí)現(xiàn)PCM信號(hào)的編碼、傳輸、解碼，能夠有較強(qiáng)的抗干擾性、抗噪聲性能好、差錯(cuò)可控、易加密、易與現(xiàn)代技術(shù)結(jié)合，并且誤碼率較低，要遠(yuǎn)遠(yuǎn)優(yōu)于傳統(tǒng)的方法。
標(biāo)簽： FPGA PCM 通信實(shí)現(xiàn) 多路
上傳時(shí)間： 2013-04-24
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電臺(tái)廣播在我們的社會(huì)生活中占有重要的地位。隨著我國廣播事業(yè)的發(fā)展，對(duì)我國廣播業(yè)開發(fā)技術(shù)、信號(hào)的傳輸質(zhì)量和速度提出了更高更新的要求，促使廣播科研人員不斷更新現(xiàn)有技術(shù)，以滿足人民群眾日益增長的需求。 本論文主要分析了現(xiàn)行廣播發(fā)射臺(tái)的數(shù)字廣播激勵(lì)器輸入接口的不足之處，根據(jù)歐洲ETS300799標(biāo)準(zhǔn)，實(shí)現(xiàn)了一種激勵(lì)器輸入接口的解決方案，這種方案將復(fù)接器送來的ETI(NA,G704)格式的碼流轉(zhuǎn)換成符合ETS300799標(biāo)準(zhǔn)ETI(NI)的標(biāo)準(zhǔn)碼流，并送往后面的信道編碼器。ETI(NA,G704)格式與現(xiàn)行的ETI(NI,G703)格式相比，主要加入了交織和RS糾錯(cuò)編碼，使得信號(hào)抗干擾能力大大加強(qiáng)，提高了節(jié)目從演播室到發(fā)射臺(tái)的傳輸質(zhì)量，特別是實(shí)時(shí)直播節(jié)目要求信號(hào)質(zhì)量比較好時(shí)具有更大的作用。 本論文利用校驗(yàn)位為奇數(shù)個(gè)的RS碼，對(duì)可檢不可糾的錯(cuò)誤發(fā)出報(bào)警信號(hào)，通過其它方法替代原有信號(hào)，對(duì)音質(zhì)影響不大，節(jié)省了糾正這個(gè)錯(cuò)誤的資源和開發(fā)成本。 同時(shí)，我們采用FPGA硬件開發(fā)平臺(tái)和VHDL硬件描述語言編寫代碼實(shí)現(xiàn)硬件功能，而不采用專用芯片實(shí)現(xiàn)功能，使得修改電路和升級(jí)變得異常方便，大大提高了開發(fā)產(chǎn)品的效率，降低了成本。 經(jīng)過軟件仿真和硬件驗(yàn)證，本系統(tǒng)已經(jīng)基本實(shí)現(xiàn)了預(yù)想的功能，擴(kuò)展性較好，硬件資源開銷較小，具有實(shí)用價(jià)值。
上傳時(shí)間： 2013-07-15
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LDPC(低密度奇偶校驗(yàn)碼)編碼是提高通信質(zhì)量和數(shù)據(jù)傳輸速率的關(guān)鍵技術(shù)。LDPC碼應(yīng)用于實(shí)際通信系統(tǒng)是本課題的研究重點(diǎn)。實(shí)際通信要求在LDPC碼長盡量短、碼率盡量高及硬件可實(shí)現(xiàn)的前提下，結(jié)合連續(xù)相位MSK調(diào)制，滿足歸一化信噪比SNR=2dB時(shí)，系統(tǒng)誤碼率低于10-4。根據(jù)課題背景，本文主要研究基于FPGA的LDPC編碼器設(shè)計(jì)與實(shí)現(xiàn)。 LDPC碼的編碼復(fù)雜度往往與其幀長的平方成正比，編碼復(fù)雜度大，成為編碼硬件實(shí)現(xiàn)的一個(gè)障礙；論文針對(duì)實(shí)際系統(tǒng)的預(yù)期指標(biāo)，通過對(duì)多種矩陣構(gòu)造算法的預(yù)選方案及影響LDPC碼性能參數(shù)仿真分析，基于1/2碼率，1024和2048兩種幀長，設(shè)計(jì)了三種編碼器的備選方案，分別為直接下三角編碼器，串行準(zhǔn)循環(huán)編碼器和二階準(zhǔn)循環(huán)編碼器。 對(duì)于每種編碼器，分別設(shè)計(jì)了其整體結(jié)構(gòu)，并對(duì)每種編碼器的功能模塊進(jìn)行深入研究，設(shè)計(jì)完成后利用第3方軟件MODELSIM對(duì)編碼器進(jìn)行了時(shí)序仿真；根據(jù)時(shí)序仿真結(jié)果和綜合報(bào)告對(duì)三種編碼方案進(jìn)行比較，最終選擇串行準(zhǔn)循環(huán)編碼器作為硬件實(shí)現(xiàn)的編碼方案。 最后，在FPGA中硬件實(shí)現(xiàn)了串行準(zhǔn)循環(huán)編碼器并對(duì)其進(jìn)行測試，利用MATLAB仿真程序和串口通信工具最終驗(yàn)證了這種編碼器的正確性和硬件可實(shí)現(xiàn)性。
標(biāo)簽： LDPC FPGA 編碼器 實(shí)現(xiàn)研究
上傳時(shí)間： 2013-08-02
上傳用戶：林魚2016
LDPC碼以其接近Shannon極限的優(yōu)異性能在編碼界引起了轟動(dòng)，成為研究的熱點(diǎn)。隨著研究的不斷深入和技術(shù)的發(fā)展，目前，LDPC碼已經(jīng)被多個(gè)通信系統(tǒng)定為信道編碼方案，并被應(yīng)用到第二代數(shù)字視頻廣播衛(wèi)星(DVB—S2)通信系統(tǒng)中。由于LDPC碼譯碼過程中所涉及的數(shù)據(jù)量龐大，譯碼時(shí)序控制復(fù)雜，如何實(shí)現(xiàn)LDPC碼譯碼器成為了人們研究的重點(diǎn)。 論文以基于FPGA實(shí)現(xiàn)LDPC碼譯碼器為研究目標(biāo)，主要對(duì)譯碼算法選擇、譯碼數(shù)據(jù)量化、定點(diǎn)數(shù)據(jù)表示方式、譯碼算法關(guān)鍵運(yùn)算單元的FPGA設(shè)計(jì)和譯碼的時(shí)序控制進(jìn)行了深入研究。首先分析了LDPC碼的基本譯碼原理和常用譯碼算法。然后重點(diǎn)分析了BP算法、Log-BP算法、最小和算法和歸一化最小和算法，并對(duì)四種譯碼算法的糾錯(cuò)性能和譯碼復(fù)雜度進(jìn)行比較論證，選出適合硬件實(shí)現(xiàn)的譯碼方案。結(jié)合通信系統(tǒng)，對(duì)譯碼算法進(jìn)行仿真分析，確定了譯碼算法的各個(gè)參數(shù)值和譯碼量化方案。 在系統(tǒng)仿真分析論證的基礎(chǔ)之上，以歸一化最小和譯碼算法為理論方案，利用硬件描述語言編寫譯碼功能模塊，并基于FPGA實(shí)現(xiàn)了固定譯碼長度的LDPC碼譯碼器，利用MATLAB和Modelsim分別對(duì)譯碼器進(jìn)行了功能驗(yàn)證和時(shí)序驗(yàn)證，最后模擬通信系統(tǒng)完成了譯碼器的硬件測試。
標(biāo)簽： LDPC FPGA 譯碼器 實(shí)現(xiàn)研究
上傳時(shí)間： 2013-04-24
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