用FPGA器件實現(xiàn)UART核心功能的一種方法.doc
標(biāo)簽： FPGA UART 器件 核心
上傳時間： 2013-08-14
上傳用戶：1583060504
基于Altera的FPGA開發(fā)的基于FPGA的AD轉(zhuǎn)換功能，完全通過驗證。
標(biāo)簽： FPGA Altera AD轉(zhuǎn)換
上傳用戶：zhf01y
提供stm32的flash的在線改寫燒錄功能和spi通訊
標(biāo)簽： flash stm spi 32
上傳時間： 2013-08-15
上傳用戶：gundan
FPGA開發(fā)板上寫的Verilog代碼：\r\n功能是從電腦端發(fā)送一個字節(jié)，然后把它接收回來。\r\n
標(biāo)簽： Verilog FPGA 開發(fā)板 代碼
上傳用戶：copu
FPGA基本功能部件都包含其中，可以實現(xiàn)一般的操作，經(jīng)修改可應(yīng)用于普遍。
標(biāo)簽： FPGA 部件
上傳時間： 2013-08-18
上傳用戶：gxf2016
基于FPGA的多功能數(shù)字鐘的設(shè)計與實現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時間設(shè)置，時間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳用戶：問題問題
有時間顯示與設(shè)置、秒表、鬧鐘、日期顯示與設(shè)置功能，用6個數(shù)碼管顯示。
標(biāo)簽： 鬧鐘
上傳時間： 2013-08-20
上傳用戶：ttpay
fpga功能實現(xiàn)有限字長響應(yīng)FIR，用verilog編寫
標(biāo)簽： fpga FIR 有限字長
上傳時間： 2013-08-24
上傳用戶：hz07104032
本文詳細分析了COOLRUNNER系列CPLD的結(jié)構(gòu),特點及功能,使用VHDL語言實現(xiàn)數(shù)字邏輯,實現(xiàn)了水下沖擊波記錄儀電路的數(shù)字電路部分.
標(biāo)簽： COOLRUNNER CPLD
上傳時間： 2013-08-26
上傳用戶：亞亞娟娟123
自己設(shè)計的Smartcard功能模塊，已經(jīng)通過vcs仿真和FPGA驗證，可以使用。
標(biāo)簽： Smartcard 模塊
上傳用戶：小鵬
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