FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能，臺(tái)灣人寫的，關(guān)于FPGA應(yīng)用的技術(shù)文章
標(biāo)簽： FPGA 嵌入式 系統(tǒng) 性能
上傳時(shí)間： 2014-01-17
上傳用戶：ljt101007
《Windows 95 系統(tǒng)程式設(shè)計(jì) 大奧秘》PDF書含例子 .rar是候捷翻譯的一本好書
標(biāo)簽： Windows 95
上傳時(shí)間： 2014-11-14
上傳用戶：hakim
_Wiley_Synthesis_of_Arithmetic_Circuits_-_FPGA_ASIC_and_Embedded_Systems_(2006)_-_DDU一些硬體設(shè)計(jì)教學(xué)文件
標(biāo)簽： Wiley_Synthesis_of_Arithmetic_Cir FPGA_ASIC_and_Embedded_Systems cuits 2006
上傳時(shí)間： 2016-06-13
上傳用戶：bjgaofei
javascript範(fàn)例show 表單設(shè)計(jì).動(dòng)態(tài)表現(xiàn)
標(biāo)簽： javascript show
上傳時(shí)間： 2016-07-02
上傳用戶：pompey
1.對(duì)染噪doppler信號(hào)進(jìn)行小波包3層分解：分解層次j=1,2時(shí)，都是信號(hào)的概貌；當(dāng)j=3時(shí)，反映概貌的已幾乎不含噪聲分量，而其它噪聲分量的幅值已很小。 2.對(duì)加噪Blocks信號(hào)進(jìn)行不同閾值及不同閾值的使用方式降噪。
標(biāo)簽： doppler 分解 信號(hào)
上傳時(shí)間： 2016-08-08
上傳用戶：thesk123
提供tiff檔案的讀取與轉(zhuǎn)換！內(nèi)含lib與dll及標(biāo)題檔等資料供設(shè)計(jì)者參考！
標(biāo)簽： tiff lib dll
上傳時(shí)間： 2016-08-11
上傳用戶：王小奇
內(nèi)容為DEV C++物件導(dǎo)向程式設(shè)計(jì)的PPT,說(shuō)明淺顯易懂,希望對(duì)各位有所幫助
標(biāo)簽： DEV 程式
上傳時(shí)間： 2014-08-09
上傳用戶：qunquan
點(diǎn)對(duì)點(diǎn)資訊分享系統(tǒng)在有線及無(wú)線網(wǎng)路上之設(shè)計(jì)與實(shí)作
標(biāo)簽： 分 系統(tǒng) 無(wú)線
上傳時(shí)間： 2013-12-02
上傳用戶：壞天使kk
多工器ｖｅｒｉｌｏｇ設(shè)計(jì)1對(duì)多快速解碼提供控制功能
標(biāo)簽： 控制功能
上傳時(shí)間： 2014-01-16
上傳用戶：GavinNeko
verilog除頻器可用於編碼段運(yùn)用可以穩(wěn)定電路設(shè)計(jì)
標(biāo)簽： verilog
上傳時(shí)間： 2013-12-26
上傳用戶：372825274
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
