全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼
標簽： TEST_BENCH VHDL_CODE 全加器
上傳時間： 2013-12-22
上傳用戶：hongmo
8051 Serial Port Routines by Kevin W. Clark
標簽： W. Routines Serial Kevin
上傳時間： 2013-12-17
上傳用戶：498732662
設計VHDL24小時的時鐘，去除了按鍵彈跳現象
標簽： VHDL 24
上傳時間： 2013-12-23
上傳用戶：hzy5825468
在一個多人連線伺服器中，我們要有一個伺服端執行緒負責傾聽是否有客戶端連線，如果有客戶端連線，就指派一個客戶端執行緒專門應付這個客戶端連線，並在客戶端佇列中記錄它，然後進入下一個傾聽。 一個客戶端執行緒的工作，就是讀取客戶連線端的使用者輸入訊息，它不負責回應訊息，而是將讀到的訊息加入訊息佇列中，此外在我們的範例中，客戶端執行緒也負責自己的連線狀態，如果使用者中斷連線，客戶端執行緒會負責將自己從客戶端佇列中清除。 廣播執行緒負責取出訊息佇列中的訊息，然後將之一一傳送訊息給客戶端佇列中尚存在的客戶端執行緒。
標簽： 伺服器
上傳時間： 2015-05-22
上傳用戶：wweqas
Oracle9iデータベース物理設計方針表領域編
標簽： Oracle9i 物理
上傳時間： 2015-05-23
上傳用戶：liansi
PCB Layout Rule Rev1.70, 規範內容如附件所示, 其中分為: 為確保產品之製造性, R&D在設計階段必須遵循Layout相關規範, 以利製造單位能順利生產, 確保產品良率, 降低因設計而重工之浪費.
標簽： Layout 1.70 Rule PCB
上傳用戶：it男一枚
webwork study w ebwork study
標簽： study webwork ebwork
上傳時間： 2014-01-10
上傳用戶：ippler8
embedded visual C++和基本的OpenGLES設定環境程式
標簽： embedded OpenGLES visual 程式
上傳時間： 2014-01-16
上傳用戶：wanqunsheng
Brian W. Kernighan和Rob Pike合著的最新力作。討論了程序設計中實際的、又是非常深刻和具有廣泛意義的思想、技術和方法，它的翻譯出版將填補國內目前這方面書籍的空白。本書值得每個夢想并努力使自己成為優秀程序員的人參考，值得每個計算機專業的學生和計算機工作者閱讀，也可作為程序設計高級課程的教材或參考書。
標簽： W. Kernighan Brian Pike
上傳時間： 2015-06-22
上傳用戶：as275944189
DelphiPackage實用集錦 動態數據模組 設計模式重整技術運用實例 以DelphiPackage架構多人開發應用程式環境
標簽： DelphiPackage 集錦 動態數據 模組
上傳時間： 2014-11-22
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