欧美性猛交99久久久久99按摩,欧美xxxxx牲另类人与,伊人222成人综合网

無功補(bǔ)償器

基于FPGA的PWM控制多重逆變器的設(shè)計(jì)與實(shí)現(xiàn)

逆變器在自動控制系統(tǒng)、電機(jī)交流調(diào)速、電力變換以及電力系統(tǒng)控制中都起著重要的作用；各系統(tǒng)對逆變器的性能需求也越來越高。PWM控制多重逆變器正是基于這些需求，實(shí)現(xiàn)可變頻、調(diào)壓、調(diào)相、低諧波、高穩(wěn)定性的解決方案。 PWM控制逆變器通過對每個(gè)脈沖寬度進(jìn)行控制，以達(dá)到控制輸出電壓和改善輸出波形的目的；多重逆變器則是把幾個(gè)矩形波逆變器的輸出組合起來起來形成階梯波，從而消除諧波；PWM控制多重逆變器綜合上述兩種技術(shù)的特點(diǎn)，非常適合于應(yīng)用在對諧波、電壓輸出及穩(wěn)定性要求比較高的場合。電力半導(dǎo)體技術(shù)和集成電路技術(shù)的快速發(fā)展，使得多重逆變器的控制、實(shí)現(xiàn)成為可能。本文首先分析風(fēng)力發(fā)電系統(tǒng)對逆變器的要求，從多重逆變器理論和PWM逆變器理論出發(fā)，提出同步式PWM控制電壓型串聯(lián)多重逆變器系統(tǒng)解決方案。本方案也可以應(yīng)用在逆變電源、交流電機(jī)調(diào)速及電力變換領(lǐng)域中。文中建立了一個(gè)多重逆變器的PWM控制算法模型。該算法可完成頻率、相位、幅值可調(diào)的多重逆變器的PWM控制，且能完成逆變器故障運(yùn)行下的保護(hù)與告警。并在MATLAB/SIMULINK環(huán)境下對算法模型進(jìn)行仿真與分析。在比較了現(xiàn)有PWM發(fā)生解決方案的基礎(chǔ)上，本文提出了一個(gè)基于FPGA(可編程邏輯陣列)的多重逆變器PWM控制系統(tǒng)實(shí)現(xiàn)方案。并給出一個(gè)主要由FPGA、ADC/DAC、驅(qū)動與保護(hù)電路、逆變器主回路及其他外圍電路構(gòu)成的多重逆變器系統(tǒng)解決方案。實(shí)驗(yàn)結(jié)果表明，此方案系統(tǒng)結(jié)構(gòu)簡單、可行，很好完成上述多重逆變器的PWM控制算法。

標(biāo)簽： FPGA PWM 控制多重

上傳時(shí)間： 2013-06-28

上傳用戶：wmwai1314
編碼器資料（全）

較詳細(xì)的增量式和絕對式編碼器資料。開發(fā)前期很有用。

標(biāo)簽： 編碼器

上傳時(shí)間： 2013-06-13

上傳用戶：dang2959809956
3KW光伏并網(wǎng)逆變器的軟件畢業(yè)設(shè)計(jì)設(shè)計(jì)論文

不錯(cuò)的畢業(yè)論文很詳細(xì)的介紹了光伏逆變器設(shè)計(jì)方法

標(biāo)簽： 3KW 光伏并網(wǎng) 逆變器軟件

上傳時(shí)間： 2013-04-24

上傳用戶：nanshan
基于FPGA的視頻編碼器設(shè)計(jì)

ISO和ITU-T制定的一系列視頻編碼國際標(biāo)準(zhǔn)的推出，開創(chuàng)了視頻通信和存儲應(yīng)用的新紀(jì)元。從H.261視頻編碼建議，到H.262/3、MPEG-1/2/4等都有一個(gè)共同的不斷追求的目標(biāo)，即在盡可能低的碼率(或存儲容量)下獲得盡可能好的圖像質(zhì)量。本課題的研究建立在目前主流的壓縮算法的基礎(chǔ)上，綜合出各種標(biāo)準(zhǔn)中實(shí)現(xiàn)途徑的共性和優(yōu)勢，將算法的主體移植于FPGA(FieldProgrammableGateArray)平臺上。憑借該種類嵌入式系統(tǒng)配置靈活、資源豐富的特點(diǎn)，建立一個(gè)可重構(gòu)的內(nèi)核處理模塊。進(jìn)一步的完善算法(運(yùn)算速度、精度)和外圍系統(tǒng)后，就可作為專用視頻壓縮編碼器進(jìn)行門級電路設(shè)計(jì)的原型，構(gòu)建一個(gè)片上可編程的獨(dú)立系統(tǒng)。編碼器設(shè)計(jì)有良好的應(yīng)用前景，通過使用離散余弦變換和熵編碼，對運(yùn)動圖像從空間上進(jìn)行壓縮編碼，使得編碼后的數(shù)據(jù)流適合于傳輸、通信、存儲和編輯等方面的要求。同時(shí)，系統(tǒng)的設(shè)計(jì)將解碼的工作量大幅度降低，功能模塊在作適當(dāng)?shù)母膭雍罂蔀榻獯a器的參考設(shè)計(jì)使用。研究所涉及的各功能模塊都進(jìn)行了系統(tǒng)性的仿真和綜合，滿足工程樣機(jī)的前期研發(fā)需要。

標(biāo)簽： FPGA 視頻編碼器

上傳時(shí)間： 2013-04-24

上傳用戶：xiangwuy
基于FPGA的無線接收機(jī)下變頻器的設(shè)計(jì)與實(shí)現(xiàn)

隨著無線通信的應(yīng)用日益廣泛，無線通信系統(tǒng)的種類也越來越繁雜，但是由于不同通信系統(tǒng)的工作頻段、調(diào)制方式、通信協(xié)議等原理結(jié)構(gòu)上存在差異而極大限制了不同系統(tǒng)之間的互通。軟件無線電擺脫了硬件體系結(jié)構(gòu)的束縛，成為解決不同通信體制之間互操作問題和開展多種通信業(yè)務(wù)的最佳途徑，具有巨大的商業(yè)和軍事價(jià)值，被喻為無線電通信領(lǐng)域一次新的技術(shù)革命。本文首先回顧了軟件無線電的提出和發(fā)展現(xiàn)狀，然后論述了軟件無線電的基本理論和數(shù)學(xué)模型。在此理論和模型的基礎(chǔ)上，設(shè)計(jì)了軟件無線電接收機(jī)的硬件平臺。該平臺包括射頻部分、中頻處理部分和基帶處理部分。射頻部分由天線和無線接收機(jī)組成；中頻部分先將接收機(jī)輸出的模擬信號數(shù)字化，然后再通過FPGA實(shí)現(xiàn)下變頻；基帶部分主要由DSP和嵌入式系統(tǒng)組成，完成解調(diào)、同步等處理并可以進(jìn)行一些其他的應(yīng)用。其中的嵌入式系統(tǒng)的主處理器是基于ARM7-TDMI內(nèi)核的LPC2200芯片，為了實(shí)現(xiàn)開發(fā)的方便在此芯片上移植了uC/OS-Ⅱ嵌入式時(shí)實(shí)內(nèi)核。軟件無線電接收機(jī)是一個(gè)很龐大的體系，其中的數(shù)字下變頻器DDC是一個(gè)非常關(guān)鍵的組成部分，在這部分中可方便的對接收頻段、濾波器特性等進(jìn)行編程控制，極大的提高了通信設(shè)備的性能和靈活性，因此本文的重點(diǎn)在于數(shù)字下變頻器的設(shè)計(jì)與實(shí)現(xiàn)。實(shí)現(xiàn)下變頻的方法有很多種，由于FPGA在速度和靈活性上的優(yōu)勢，其應(yīng)用也越來越廣泛，因此主要采用了居于領(lǐng)導(dǎo)地位的XILINX公司的SPATAN-Ⅱ芯片來實(shí)現(xiàn)數(shù)字下變頻的功能。

標(biāo)簽： FPGA 無線接收機(jī) 下變頻

上傳時(shí)間： 2013-04-24

上傳用戶：mfhe2005
高速Viterbi譯碼器的FPGA實(shí)現(xiàn)

本文提出了一種高速Viterbi譯碼器的FPGA實(shí)現(xiàn)方案。這種Viterbi譯碼器的設(shè)計(jì)方案既可以制成高性能的單片差錯(cuò)控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。本文所設(shè)計(jì)的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計(jì)方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計(jì)方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計(jì)。為了提高譯碼性能，減小譯碼差錯(cuò)，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實(shí)現(xiàn)了基于FPGA的誤碼測試儀，在FPGA內(nèi)部完成誤碼驗(yàn)證和誤碼計(jì)數(shù)的工作。與基于軟件實(shí)現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺對Viterbi譯碼器加以實(shí)現(xiàn)，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實(shí)現(xiàn)，本文采用了硬件描述語言VHDL來完成設(shè)計(jì)。通過對譯碼器的綜合仿真和FPGA實(shí)現(xiàn)驗(yàn)證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。

標(biāo)簽： Viterbi FPGA 譯碼器

上傳時(shí)間： 2013-04-24

上傳用戶：181992417
adf4350寄存器配置軟件

一個(gè)很好用的adf4350寄存器配置軟件，省卻了您繁瑣的計(jì)算寄存器值的時(shí)間

標(biāo)簽： 4350 adf 寄存器軟件

上傳時(shí)間： 2013-06-30

上傳用戶：海陸空653
基于FPGA技術(shù)的星載高速復(fù)接器設(shè)計(jì)

隨著空間科學(xué)任務(wù)的增加,需要處理的空間科學(xué)數(shù)據(jù)量激增,要求建立一個(gè)高速的空間數(shù)據(jù)連接網(wǎng)絡(luò).高速復(fù)接器作為空間飛行器星上網(wǎng)絡(luò)的關(guān)鍵設(shè)備,其性能對整個(gè)空間數(shù)據(jù)網(wǎng)絡(luò)的性能起著重要影響.該文闡述了利用先入先出存儲器FIFO進(jìn)行異步速率調(diào)整,應(yīng)用VHDL語言和可編程門陣列FPGA技術(shù),對多個(gè)信號源數(shù)據(jù)進(jìn)行數(shù)據(jù)打包、信道選通調(diào)度和多路復(fù)接的方法.設(shè)計(jì)中,用VHDL語言對高速復(fù)接器進(jìn)行行為級建模,為了驗(yàn)證這個(gè)模型,首先使用軟件進(jìn)行仿真,通過編寫testbench程序模擬FIFO的動作特點(diǎn),對程序輸入信號進(jìn)行仿真,在軟件邏輯仿真取得預(yù)期結(jié)果后,繼續(xù)設(shè)計(jì)硬件電路,設(shè)計(jì)出的實(shí)際電路實(shí)現(xiàn)了將來自兩個(gè)不同速率的信源數(shù)據(jù)(1394總線數(shù)據(jù)和1553B總線數(shù)據(jù))復(fù)接成一路符合CCSDS協(xié)議的位流業(yè)務(wù)數(shù)據(jù).在實(shí)驗(yàn)調(diào)試中對FPGA的輸出數(shù)據(jù)進(jìn)行檢驗(yàn),同時(shí)對設(shè)計(jì)方法進(jìn)行驗(yàn)證.驗(yàn)證結(jié)果完全符合設(shè)計(jì)目標(biāo).應(yīng)用硬件可編程邏輯芯片F(xiàn)PGA設(shè)計(jì)高速復(fù)接器,大幅度提高了數(shù)據(jù)的復(fù)接速率,可應(yīng)用于未來的星載高速數(shù)據(jù)系統(tǒng)中,能夠完成在軌系統(tǒng)的數(shù)據(jù)復(fù)接任務(wù).

標(biāo)簽： FPGA 星載復(fù)接器

上傳時(shí)間： 2013-07-17

上傳用戶：wfl_yy
變頻器矢量控制及PID控制

變頻器矢量控制及PID控制變頻器矢量控制及PID控制

標(biāo)簽： PID 變頻器矢量控制控制

上傳時(shí)間： 2013-04-24

上傳用戶：dyy618
（2，1，9）軟判決Viterbi譯碼器的設(shè)計(jì)與FPGA實(shí)現(xiàn)

卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點(diǎn)，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實(shí)現(xiàn)約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點(diǎn)討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計(jì)了采用“串-并”結(jié)合運(yùn)算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對歐氏距離的計(jì)算方法進(jìn)行了簡化，以便于用硬件電路方式實(shí)現(xiàn)。 2.對ACS運(yùn)算單元采用了“串-并”結(jié)合的運(yùn)算方式，和全并行的設(shè)計(jì)相比，在滿足譯碼速度的同時(shí)，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時(shí)序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計(jì)的復(fù)雜度。 4.本文中設(shè)計(jì)了一個(gè)仿真平臺，采用Modelsim仿真器對設(shè)計(jì)進(jìn)行了功能仿真，結(jié)果完全正確。同時(shí)提出了一種在被測設(shè)計(jì)內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯(cuò)誤的效率。 5.該設(shè)計(jì)在Altera EP1C20 FPGA芯片上通過測試，最大運(yùn)行時(shí)鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。本文對譯碼器的綜合結(jié)果和Altera設(shè)計(jì)的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計(jì)的Viterbi譯碼器具有很高的工程實(shí)用價(jià)值。

標(biāo)簽： Viterbi FPGA 軟判決譯碼器

上傳時(shí)間： 2013-07-23

上傳用戶：葉山豪