無線局域網(wǎng)(WLAN,Wireless Local Area Network)是未來移動(dòng)通信系統(tǒng)的重要組成部分.為了滿足用戶高速率、方便靈活的接入互聯(lián)網(wǎng)的需求,WLAN的研究和建設(shè)正在世界范圍內(nèi)如火如荼的展開.由于擺脫了有線連接的束縛,無線局域網(wǎng)具有移動(dòng)性好、成本低和不會(huì)出現(xiàn)線纜故障等特點(diǎn).該文對(duì)無線局域網(wǎng)的主流協(xié)議IEEE 802.11a的物理層實(shí)現(xiàn)技術(shù)進(jìn)行了系統(tǒng)的研究和分析,并采用可編程ASIC器件FPGA,設(shè)計(jì)實(shí)現(xiàn)了物理層基帶處理的關(guān)鍵模塊,為今后形成具有自主知識(shí)產(chǎn)權(quán)的IP核奠定了基礎(chǔ).該文研究?jī)?nèi)容得到了天津市信息化辦公室"寬帶無線局域網(wǎng)關(guān)鍵技術(shù)研究"項(xiàng)目經(jīng)費(fèi)的支持.該文在對(duì)IEEE 802.11a協(xié)議深入研究的基礎(chǔ)上,提出了物理層的實(shí)現(xiàn)方案和功能模塊劃分.重點(diǎn)研究了實(shí)現(xiàn)基帶處理的關(guān)鍵模塊:FIR濾波器、卷積碼編碼器以及(2,1,7)Viterbi譯碼器的實(shí)現(xiàn)算法和硬件結(jié)構(gòu).在Viterbi譯碼器的設(shè)計(jì)中,
標(biāo)簽： Viterbi 80211a 80211 IEEE
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JPEG2000是新一代的靜態(tài)圖像壓縮標(biāo)準(zhǔn)，它相比JPEG有很多新的特性，如漸進(jìn)傳輸和感興趣區(qū)域編碼等，因而它具有廣闊的應(yīng)用前景，特別是在數(shù)碼相機(jī)、PDA等便攜式設(shè)備中。 JPEG2000的核心主要包括小波變換和基于最優(yōu)化截?cái)帱c(diǎn)的嵌入式塊編碼(EBCOT)算法，其計(jì)算復(fù)雜度遠(yuǎn)遠(yuǎn)高于JPEG，完全采用軟件方案實(shí)現(xiàn)將會(huì)占用大量的處理器時(shí)間和內(nèi)存開銷，而且速度較慢，實(shí)時(shí)處理的能力較差。為了推廣JPEG2000在便攜式產(chǎn)品、消費(fèi)類電子產(chǎn)品中的應(yīng)用，打開巨大的潛在市場(chǎng)，研究硬件實(shí)現(xiàn)的算法實(shí)時(shí)處理方案具有重要的應(yīng)用價(jià)值。 EBCOT算法是一個(gè)兩層的編碼引擎，其中的上下文編碼的運(yùn)算量約占到總運(yùn)算量的50％，是提高編碼速度的關(guān)鍵算法之一。由于上下文編碼大部分都是邏輯運(yùn)算，沒有復(fù)雜的數(shù)學(xué)運(yùn)算，但邏輯控制流程復(fù)雜繁瑣，對(duì)存儲(chǔ)器訪問頻繁，采用DSP或者其他的通用處理器通過指令控制實(shí)現(xiàn)該算法，未能顯著提高編碼速度。本文采用FPGA芯片，以電路邏輯的方式來實(shí)現(xiàn)該算法并進(jìn)行優(yōu)化，在研究和分析了上下文編碼算法運(yùn)算特點(diǎn)的基礎(chǔ)上，設(shè)計(jì)了列判斷和交錯(cuò)存儲(chǔ)相結(jié)合的硬件實(shí)現(xiàn)方案，并采用硬件描述語言Verilog在寄存器傳輸級(jí)描述了相應(yīng)的硬件電路。通過功能仿真和邏輯綜合后，所獲得的上下文編碼模塊最大時(shí)鐘頻率為101MHz，且能在130ms內(nèi)完成對(duì)一幅512×512灰度圖像的編碼，性能比Jasper軟件中的實(shí)現(xiàn)方案提高了75％。 JPEG2000的一個(gè)重要特性是其具有漸進(jìn)傳輸?shù)哪芰Γa流組織是獲得漸進(jìn)傳輸特性的技術(shù)關(guān)鍵。碼流組織通過在輸出碼流中安排數(shù)據(jù)包的先后順序來實(shí)現(xiàn)漸進(jìn)傳輸?shù)哪康摹１疚膶?duì)JPEG2000中實(shí)現(xiàn)漸進(jìn)傳輸?shù)臋C(jī)制進(jìn)行了分析，并研究了碼流組織的算法實(shí)現(xiàn)。 為了對(duì)JPEG2000算法實(shí)現(xiàn)進(jìn)行驗(yàn)證，本文設(shè)計(jì)了基于FPGA和ARM的驗(yàn)證實(shí)驗(yàn)平臺(tái)，其中FPGA主要完成算法中運(yùn)算量較大的小波變換、上下文編碼和算術(shù)編碼，而ARM處理器則完成碼流組織、數(shù)據(jù)打包以及和PC機(jī)的通信。本文在該平臺(tái)上對(duì)所設(shè)計(jì)的上下文編碼算法和碼流組織模塊的設(shè)計(jì)進(jìn)行了驗(yàn)證，實(shí)驗(yàn)結(jié)果表明本文設(shè)計(jì)的算法模塊功能正確，并在一定程度上提高了編碼速度。
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ISO和ITU-T制定的一系列視頻編碼國(guó)際標(biāo)準(zhǔn)的推出，開創(chuàng)了視頻通信和存儲(chǔ)應(yīng)用的新紀(jì)元。從H.261視頻編碼建議，到H.262/3、MPEG-1/2/4等都有一個(gè)共同的不斷追求的目標(biāo)，即在盡可能低的碼率(或存儲(chǔ)容量)下獲得盡可能好的圖像質(zhì)量。 本課題的研究建立在目前主流的壓縮算法的基礎(chǔ)上，綜合出各種標(biāo)準(zhǔn)中實(shí)現(xiàn)途徑的共性和優(yōu)勢(shì)，將算法的主體移植于FPGA(FieldProgrammableGateArray)平臺(tái)上。憑借該種類嵌入式系統(tǒng)配置靈活、資源豐富的特點(diǎn)，建立一個(gè)可重構(gòu)的內(nèi)核處理模塊。進(jìn)一步的完善算法(運(yùn)算速度、精度)和外圍系統(tǒng)后，就可作為專用視頻壓縮編碼器進(jìn)行門級(jí)電路設(shè)計(jì)的原型，構(gòu)建一個(gè)片上可編程的獨(dú)立系統(tǒng)。 編碼器設(shè)計(jì)有良好的應(yīng)用前景，通過使用離散余弦變換和熵編碼，對(duì)運(yùn)動(dòng)圖像從空間上進(jìn)行壓縮編碼，使得編碼后的數(shù)據(jù)流適合于傳輸、通信、存儲(chǔ)和編輯等方面的要求。同時(shí)，系統(tǒng)的設(shè)計(jì)將解碼的工作量大幅度降低，功能模塊在作適當(dāng)?shù)母膭?dòng)后可為解碼器的參考設(shè)計(jì)使用。 研究所涉及的各功能模塊都進(jìn)行了系統(tǒng)性的仿真和綜合，滿足工程樣機(jī)的前期研發(fā)需要。
上傳時(shí)間： 2013-04-24
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隨著無線通信的應(yīng)用日益廣泛，無線通信系統(tǒng)的種類也越來越繁雜，但是由于不同通信系統(tǒng)的工作頻段、調(diào)制方式、通信協(xié)議等原理結(jié)構(gòu)上存在差異而極大限制了不同系統(tǒng)之間的互通。軟件無線電擺脫了硬件體系結(jié)構(gòu)的束縛，成為解決不同通信體制之間互操作問題和開展多種通信業(yè)務(wù)的最佳途徑，具有巨大的商業(yè)和軍事價(jià)值，被喻為無線電通信領(lǐng)域一次新的技術(shù)革命。 本文首先回顧了軟件無線電的提出和發(fā)展現(xiàn)狀，然后論述了軟件無線電的基本理論和數(shù)學(xué)模型。在此理論和模型的基礎(chǔ)上，設(shè)計(jì)了軟件無線電接收機(jī)的硬件平臺(tái)。該平臺(tái)包括射頻部分、中頻處理部分和基帶處理部分。射頻部分由天線和無線接收機(jī)組成；中頻部分先將接收機(jī)輸出的模擬信號(hào)數(shù)字化，然后再通過FPGA實(shí)現(xiàn)下變頻；基帶部分主要由DSP和嵌入式系統(tǒng)組成，完成解調(diào)、同步等處理并可以進(jìn)行一些其他的應(yīng)用。其中的嵌入式系統(tǒng)的主處理器是基于ARM7-TDMI內(nèi)核的LPC2200芯片，為了實(shí)現(xiàn)開發(fā)的方便在此芯片上移植了uC/OS-Ⅱ嵌入式時(shí)實(shí)內(nèi)核。 軟件無線電接收機(jī)是一個(gè)很龐大的體系，其中的數(shù)字下變頻器DDC是一個(gè)非常關(guān)鍵的組成部分，在這部分中可方便的對(duì)接收頻段、濾波器特性等進(jìn)行編程控制，極大的提高了通信設(shè)備的性能和靈活性，因此本文的重點(diǎn)在于數(shù)字下變頻器的設(shè)計(jì)與實(shí)現(xiàn)。實(shí)現(xiàn)下變頻的方法有很多種，由于FPGA在速度和靈活性上的優(yōu)勢(shì)，其應(yīng)用也越來越廣泛，因此主要采用了居于領(lǐng)導(dǎo)地位的XILINX公司的SPATAN-Ⅱ芯片來實(shí)現(xiàn)數(shù)字下變頻的功能。
上傳時(shí)間： 2013-04-24
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隨著空間科學(xué)任務(wù)的增加,需要處理的空間科學(xué)數(shù)據(jù)量激增,要求建立一個(gè)高速的空間數(shù)據(jù)連接網(wǎng)絡(luò).高速?gòu)?fù)接器作為空間飛行器星上網(wǎng)絡(luò)的關(guān)鍵設(shè)備,其性能對(duì)整個(gè)空間數(shù)據(jù)網(wǎng)絡(luò)的性能起著重要影響.該文闡述了利用先入先出存儲(chǔ)器FIFO進(jìn)行異步速率調(diào)整,應(yīng)用VHDL語言和可編程門陣列FPGA技術(shù),對(duì)多個(gè)信號(hào)源數(shù)據(jù)進(jìn)行數(shù)據(jù)打包、信道選通調(diào)度和多路復(fù)接的方法.設(shè)計(jì)中,用VHDL語言對(duì)高速?gòu)?fù)接器進(jìn)行行為級(jí)建模,為了驗(yàn)證這個(gè)模型,首先使用軟件進(jìn)行仿真,通過編寫testbench程序模擬FIFO的動(dòng)作特點(diǎn),對(duì)程序輸入信號(hào)進(jìn)行仿真,在軟件邏輯仿真取得預(yù)期結(jié)果后,繼續(xù)設(shè)計(jì)硬件電路,設(shè)計(jì)出的實(shí)際電路實(shí)現(xiàn)了將來自兩個(gè)不同速率的信源數(shù)據(jù)(1394總線數(shù)據(jù)和1553B總線數(shù)據(jù))復(fù)接成一路符合CCSDS協(xié)議的位流業(yè)務(wù)數(shù)據(jù).在實(shí)驗(yàn)調(diào)試中對(duì)FPGA的輸出數(shù)據(jù)進(jìn)行檢驗(yàn),同時(shí)對(duì)設(shè)計(jì)方法進(jìn)行驗(yàn)證.驗(yàn)證結(jié)果完全符合設(shè)計(jì)目標(biāo).應(yīng)用硬件可編程邏輯芯片F(xiàn)PGA設(shè)計(jì)高速?gòu)?fù)接器,大幅度提高了數(shù)據(jù)的復(fù)接速率,可應(yīng)用于未來的星載高速數(shù)據(jù)系統(tǒng)中,能夠完成在軌系統(tǒng)的數(shù)據(jù)復(fù)接任務(wù).
上傳時(shí)間： 2013-07-17
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卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點(diǎn)，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實(shí)現(xiàn)約束長(zhǎng)度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點(diǎn)討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計(jì)了采用“串-并”結(jié)合運(yùn)算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測(cè)試通過。本文的主要工作如下： 1.對(duì)輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對(duì)歐氏距離的計(jì)算方法進(jìn)行了簡(jiǎn)化，以便于用硬件電路方式實(shí)現(xiàn)。 2.對(duì)ACS運(yùn)算單元采用了“串-并”結(jié)合的運(yùn)算方式，和全并行的設(shè)計(jì)相比，在滿足譯碼速度的同時(shí)，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲(chǔ)器的組織方式，簡(jiǎn)化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時(shí)序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計(jì)的復(fù)雜度。 4.本文中設(shè)計(jì)了一個(gè)仿真平臺(tái)，采用Modelsim仿真器對(duì)設(shè)計(jì)進(jìn)行了功能仿真，結(jié)果完全正確。同時(shí)提出了一種在被測(cè)設(shè)計(jì)內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯(cuò)誤的效率。 5.該設(shè)計(jì)在Altera EP1C20 FPGA芯片上通過測(cè)試，最大運(yùn)行時(shí)鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對(duì)譯碼器的綜合結(jié)果和Altera設(shè)計(jì)的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計(jì)的Viterbi譯碼器具有很高的工程實(shí)用價(jià)值。
標(biāo)簽： Viterbi FPGA 軟判決 譯碼器
上傳時(shí)間： 2013-07-23
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數(shù)字信息在有噪聲的信道中傳輸時(shí)，受到噪聲的影響，誤碼總是不可避免的。根據(jù)香農(nóng)信息理論，只要使Es/N0足夠大，就可以達(dá)到任意小的誤碼率。采用差錯(cuò)控制編碼，即信道編碼技術(shù)，可以在一定的Es/N0條件下有效地降低誤碼率。按照對(duì)信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實(shí)現(xiàn)最佳譯碼與準(zhǔn)最佳譯碼更加容易。卷積碼運(yùn)用廣泛，被ITU選入第三代移動(dòng)通信系統(tǒng)，作為包括WCDMA，CDMA2000和TD-SCDMA在內(nèi)的信道編碼的標(biāo)準(zhǔn)方案。 本文研究了CDMA2000業(yè)務(wù)通道中的幀結(jié)構(gòu)，對(duì)CDMA2000系統(tǒng)中的卷積碼特性及維特比譯碼的性能限進(jìn)行了分析，并基于MATLAB平臺(tái)做了相應(yīng)的譯碼性能仿真。我們?cè)O(shè)計(jì)了一種可用于CDMA2000通信系統(tǒng)的通用、高速維特比譯碼器。該譯碼器在設(shè)計(jì)上具有以下創(chuàng)新之處：(1)采用通用碼表結(jié)構(gòu)，支持可變碼率；幀控制模塊和頻率控制器模塊的設(shè)計(jì)中采用計(jì)數(shù)器、定時(shí)器等器件實(shí)現(xiàn)了可變幀長(zhǎng)、可變數(shù)據(jù)速率的數(shù)據(jù)幀處理方式。(2)結(jié)合流水線結(jié)構(gòu)思想，利用四個(gè)ACS模塊并行運(yùn)行，加快數(shù)據(jù)處理速度；在ACS模塊中，將路徑度量值存貯器的存儲(chǔ)結(jié)構(gòu)進(jìn)行優(yōu)化，防止數(shù)據(jù)讀寫的阻塞，縮短存儲(chǔ)器讀寫時(shí)間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長(zhǎng)度的溢出，提出了保護(hù)處理策略。我們還將設(shè)計(jì)結(jié)果在APEXEP20K30E芯片上進(jìn)行了硬件實(shí)現(xiàn)。該譯碼器芯片具有可變的碼率和幀長(zhǎng)處理能力，可以運(yùn)行于40MHZ系統(tǒng)時(shí)鐘下，內(nèi)部最高譯碼速度可達(dá)625kbps。本文所提出的維特比譯碼器硬件結(jié)構(gòu)具有很強(qiáng)的通用性和高速性，可以方便地應(yīng)用于CDMA2000移動(dòng)通信系統(tǒng)。
上傳時(shí)間： 2013-06-24
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本文以某型號(hào)接收機(jī)的應(yīng)用為背景，主要論述了如何實(shí)現(xiàn)基于FPGA的參數(shù)化的Viterbi譯碼器的知識(shí)產(chǎn)權(quán)(IP)核。文中詳細(xì)論述了譯碼器的內(nèi)部結(jié)構(gòu)、VerilogHDL(硬件描述語言)實(shí)現(xiàn)、仿真測(cè)試等。這些可變的參數(shù)包括：碼型、ACS(加比選)單元的數(shù)目、軟判決比特?cái)?shù)、回溯深度等。用戶可以根據(jù)自己的需要設(shè)置不同的參數(shù)由開發(fā)工具生成不同的譯碼器用于不同的系統(tǒng)。 本文的創(chuàng)新之處在于,針對(duì)FPGA的內(nèi)部結(jié)構(gòu)提出了一種新的累加度量RAM的組織形式，大大節(jié)省了嵌入式RAM塊；提出了一種新的累加度量值的歸一化辦法；此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進(jìn)行電路仿真的方法，大大提高了仿真的速度。 所設(shè)計(jì)的(2，1，7)連續(xù)型5比特軟判決譯碼器已經(jīng)應(yīng)用于某型號(hào)接收機(jī)，經(jīng)受了實(shí)際應(yīng)用的考驗(yàn)產(chǎn)生了巨大的經(jīng)濟(jì)效益。
標(biāo)簽： Viterbi FPGA 參數(shù) 譯碼器
上傳時(shí)間： 2013-04-24
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本文研制的數(shù)據(jù)采集器，用于采集導(dǎo)彈過載模擬試車臺(tái)的各種參數(shù),來評(píng)價(jià)導(dǎo)彈在飛行過程中的性能，由于試車臺(tái)是高速旋轉(zhuǎn)體，其工作環(huán)境惡劣，受電磁干擾大，而且設(shè)備要求高，如果遇到設(shè)備故障或設(shè)備事故，其損失相當(dāng)巨大，保證設(shè)備的安全性和可靠性較為困難。 本文在分析數(shù)字通信技術(shù)的基礎(chǔ)上，選用了基于現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)采用脈沖編碼調(diào)制(PCM)通信實(shí)現(xiàn)多路數(shù)據(jù)采集器的設(shè)計(jì)，其優(yōu)點(diǎn)是FPGA技術(shù)在數(shù)據(jù)采集器中可以進(jìn)行模塊化設(shè)計(jì)，增加了系統(tǒng)的抗干擾性、靈活性和適應(yīng)性，并且可以將整個(gè)PCM通信系統(tǒng)設(shè)計(jì)成可編程序系統(tǒng)，用戶只要稍加變更程序，則系統(tǒng)的被測(cè)路數(shù)、幀結(jié)構(gòu)、碼速率、標(biāo)度等均可改變以適應(yīng)任何場(chǎng)合。并且采用合理的糾錯(cuò)和加密編碼能夠?qū)崿F(xiàn)數(shù)據(jù)在傳輸工程中的完整性和安全性。 通過對(duì)PCM通信的特點(diǎn)研究，研制了一套集采集與傳輸?shù)南到y(tǒng)。文章給出了各個(gè)模塊的具體建模與設(shè)計(jì)，系統(tǒng)采用的是FPGA技術(shù)來實(shí)現(xiàn)數(shù)據(jù)采集和信號(hào)處理，采用VHDL實(shí)現(xiàn)了數(shù)字復(fù)接器和分接器、編解碼器、調(diào)制與解調(diào)模塊的建模與設(shè)計(jì)。采用基于NiosII實(shí)現(xiàn)串口通訊，構(gòu)建了實(shí)時(shí)性和準(zhǔn)確性通信網(wǎng)絡(luò)，實(shí)現(xiàn)了數(shù)據(jù)的采集。 測(cè)試數(shù)據(jù)和數(shù)據(jù)采集的實(shí)驗(yàn)結(jié)果證明，采用FPGA技術(shù)實(shí)現(xiàn)PCM信號(hào)的編碼、傳輸、解碼，能夠有較強(qiáng)的抗干擾性、抗噪聲性能好、差錯(cuò)可控、易加密、易與現(xiàn)代技術(shù)結(jié)合，并且誤碼率較低，要遠(yuǎn)遠(yuǎn)優(yōu)于傳統(tǒng)的方法。
標(biāo)簽： FPGA PCM 通信實(shí)現(xiàn) 多路
上傳時(shí)間： 2013-04-24
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電臺(tái)廣播在我們的社會(huì)生活中占有重要的地位。隨著我國(guó)廣播事業(yè)的發(fā)展，對(duì)我國(guó)廣播業(yè)開發(fā)技術(shù)、信號(hào)的傳輸質(zhì)量和速度提出了更高更新的要求，促使廣播科研人員不斷更新現(xiàn)有技術(shù)，以滿足人民群眾日益增長(zhǎng)的需求。 本論文主要分析了現(xiàn)行廣播發(fā)射臺(tái)的數(shù)字廣播激勵(lì)器輸入接口的不足之處，根據(jù)歐洲ETS300799標(biāo)準(zhǔn)，實(shí)現(xiàn)了一種激勵(lì)器輸入接口的解決方案，這種方案將復(fù)接器送來的ETI(NA,G704)格式的碼流轉(zhuǎn)換成符合ETS300799標(biāo)準(zhǔn)ETI(NI)的標(biāo)準(zhǔn)碼流，并送往后面的信道編碼器。ETI(NA,G704)格式與現(xiàn)行的ETI(NI,G703)格式相比，主要加入了交織和RS糾錯(cuò)編碼，使得信號(hào)抗干擾能力大大加強(qiáng)，提高了節(jié)目從演播室到發(fā)射臺(tái)的傳輸質(zhì)量，特別是實(shí)時(shí)直播節(jié)目要求信號(hào)質(zhì)量比較好時(shí)具有更大的作用。 本論文利用校驗(yàn)位為奇數(shù)個(gè)的RS碼，對(duì)可檢不可糾的錯(cuò)誤發(fā)出報(bào)警信號(hào)，通過其它方法替代原有信號(hào)，對(duì)音質(zhì)影響不大，節(jié)省了糾正這個(gè)錯(cuò)誤的資源和開發(fā)成本。 同時(shí)，我們采用FPGA硬件開發(fā)平臺(tái)和VHDL硬件描述語言編寫代碼實(shí)現(xiàn)硬件功能，而不采用專用芯片實(shí)現(xiàn)功能，使得修改電路和升級(jí)變得異常方便，大大提高了開發(fā)產(chǎn)品的效率，降低了成本。 經(jīng)過軟件仿真和硬件驗(yàn)證，本系統(tǒng)已經(jīng)基本實(shí)現(xiàn)了預(yù)想的功能，擴(kuò)展性較好，硬件資源開銷較小，具有實(shí)用價(jià)值。
上傳時(shí)間： 2013-07-15
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