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數(shù)(shù)字頻率
直接數(shù)字頻率直接數(shù)字頻率合成器(DDS)合成器(DDS)
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設(shè)計(jì)數(shù)字頻率計(jì)的程序及實(shí)驗(yàn)報(bào)告
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數(shù)字頻率計(jì)程序
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EDA基于VHDL語言的數(shù)字頻率計(jì)的設(shè)計(jì)及其仿真
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4位數(shù)字頻率計(jì)的verilog HDL設(shè)計(jì)
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由單片機(jī)和CPLD共同構(gòu)成7位數(shù)字頻率計(jì)
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基于FPGA的自適應(yīng)數(shù)字頻率計(jì)
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數(shù)字頻率計(jì)是一種用來測(cè)試周期性變化信號(hào)工作頻率的裝置。其原理是在規(guī)定的單位時(shí)間（閘門時(shí)間）內(nèi)
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基于單片機(jī)的數(shù)字頻率計(jì)設(shè)計(jì)
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直接數(shù)字頻率合成
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