<strike id="yuugm"></strike>
實現(xiàn)基于CPLD的CCD采集系統(tǒng)設(shè)計源碼
標(biāo)簽： CPLD CCD 采集 系統(tǒng)設(shè)計
上傳時間： 2013-08-18
上傳用戶：pkzz021
基于FPGA的多功能數(shù)字鐘的設(shè)計與實現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時間設(shè)置，時間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳用戶：問題問題
s3c2410開發(fā)板cpld源碼，希望有些參考價值
標(biāo)簽： s3c2410 cpld 開發(fā)板 源碼
上傳時間： 2013-08-20
上傳用戶：wtrl
FPGA RSIC CPU設(shè)計文檔和源碼是EDA中對CPU設(shè)計非常好用的程序
標(biāo)簽： CPU FPGA RSIC EDA
上傳時間： 2013-08-21
上傳用戶：cppersonal
通過fpga產(chǎn)生時鐘的VHDL源碼，QII7.1下調(diào)試通過
標(biāo)簽： fpga VHDL 時鐘 源碼
上傳時間： 2013-08-24
ACTEL A3P StartKit FPGA開發(fā)全套文擋（含測試源碼）
標(biāo)簽： StartKit ACTEL FPGA A3P
上傳時間： 2013-08-28
上傳用戶：litianchu
FPGA數(shù)字電子系統(tǒng)設(shè)計與開發(fā)實例導(dǎo)航光盤內(nèi)附源碼
標(biāo)簽： FPGA 數(shù)字電子 開發(fā)實例 導(dǎo)航
上傳用戶：r5100
基于FPGA＋DDS的MSK數(shù)字調(diào)制源設(shè)計 通信中的DDS技術(shù)應(yīng)用
標(biāo)簽： FPGA DDS MSK 數(shù)字調(diào)制
上傳時間： 2013-08-29
此程序用通過PFGA用VHDL語言實現(xiàn)了傅立葉變換，希望對大家有用
標(biāo)簽： PFGA VHDL 程序 傅立葉變換
上傳時間： 2013-08-30
上傳用戶：tonyshao
本文：采用了FPGA方法來模擬高動態(tài)(Global Position System GPS)信號源中的C／A碼產(chǎn)生器。C／A碼在GPS中實現(xiàn)分址、衛(wèi)星信號粗捕和精碼(P碼)引導(dǎo)捕獲起著重要的作用，通過硬件描述語言VERILOG在ISE中實現(xiàn)電路生成，采用MODELSIM、SYNPLIFY工具分別進行仿真和綜合。
標(biāo)簽： FPGA GPS 模擬 動態(tài)
上傳時間： 2013-08-31
上傳用戶：pwcsoft
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
