自己寫(xiě)的算平方根的函數(shù)sqrt，并且用C庫(kù)的sqrt進(jìn)行了驗(yàn)證，十分精確。可以用在沒(méi)有math庫(kù)的情況，尤其是嵌入式程序中。
上傳時(shí)間： 2017-09-09
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標(biāo)簽： MD5
上傳時(shí)間： 2013-12-17
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標(biāo)簽： 小游戲
上傳時(shí)間： 2014-08-10
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上傳時(shí)間： 2016-06-10
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上傳時(shí)間： 2016-10-26
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上傳時(shí)間： 2021-10-29
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該文檔為基于MSP430系列單片機(jī)氣體流量積算儀的研究總結(jié)文檔，是一份不錯(cuò)的參考資料
標(biāo)簽： msp430 單片機(jī) 氣體流量積算儀
上傳時(shí)間： 2022-07-26
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三相電壓不平衡度是衡量電網(wǎng)電能質(zhì)量的一個(gè)重要指標(biāo)。在三相系統(tǒng)中，引起電壓不平衡的主要原因是發(fā)電機(jī)的輸出電壓不平衡和負(fù)載不平衡兩方面，電壓不平衡比較嚴(yán)重時(shí)，會(huì)給系統(tǒng)帶來(lái)諸多危害。近年來(lái)，STATCOM因其動(dòng)態(tài)響應(yīng)速度快，電流諧波含量小，裝置體積小等優(yōu)點(diǎn)，在電壓不平衡補(bǔ)償中的應(yīng)用越來(lái)越廣。 首先本文研究了基于IGCT的STATCOM主電路。為了獲得更高的輸出電壓，通常需要將IGCT串聯(lián)使用。然而在器件串聯(lián)使用時(shí)，由于其特性的差異會(huì)產(chǎn)生暫態(tài)電壓分配不均衡，導(dǎo)致個(gè)別器件上產(chǎn)生過(guò)電壓而威脅器件的安全，嚴(yán)重時(shí)會(huì)燒毀器件。因此需要采用均壓電路來(lái)保證串聯(lián)結(jié)構(gòu)中電壓的平均分配。本文重點(diǎn)對(duì)IGCT串聯(lián)均壓電路和緩沖電路進(jìn)行了設(shè)計(jì)，在分析串聯(lián)均壓電路的同時(shí)，計(jì)算了吸收電容和吸收電阻的取值范圍。而后，對(duì)緩沖電路進(jìn)行了Pspice仿真，通過(guò)仿真驗(yàn)證了均壓電路的工作效果。結(jié)果表明，吸收電容和吸收電阻的取值合適，能夠?qū)GCT的串聯(lián)運(yùn)行起到很好的保護(hù)作用。本文還對(duì)100Kvar/660VSTATCOM的主電路進(jìn)行了參數(shù)設(shè)計(jì)，對(duì)IGCT的型號(hào)和各主要元件進(jìn)行了選擇。 本文重點(diǎn)研究了不平衡系統(tǒng)中STATCOM的控制策略。建立了基于IGCT的STATCOM的數(shù)學(xué)模型；根據(jù)STATCOM的電流暫態(tài)模型，對(duì)電流電壓進(jìn)行序分解，并做D—Q坐標(biāo)變換，建立STATCOM在靜止坐標(biāo)系下的正、負(fù)序數(shù)學(xué)模型。基于建立的負(fù)序模型，研究STATCOM在不平衡情況下的控制策略，本文采用無(wú)差拍控制方法；根據(jù)實(shí)際補(bǔ)償時(shí)遇到的問(wèn)題：收斂速度慢、依賴固定的負(fù)載模型、魯棒性差等，對(duì)無(wú)差拍控制方法進(jìn)行了優(yōu)化設(shè)計(jì)。該優(yōu)化方法在傳統(tǒng)無(wú)差拍的基礎(chǔ)上引入了參考電流觀測(cè)器和狀態(tài)觀測(cè)器；文中具體設(shè)計(jì)了這個(gè)改進(jìn)無(wú)差拍控制器和其相關(guān)電路。經(jīng)分析與仿真驗(yàn)證了本文提出的優(yōu)化控制方法，將該方法應(yīng)用于STATCOM不平衡補(bǔ)償器，取得了良好的不平衡補(bǔ)償性能、快速的動(dòng)態(tài)響應(yīng)和良好的魯棒性。
上傳時(shí)間： 2013-06-05
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本論文設(shè)計(jì)了一種基于FPGA的高速FIR數(shù)字濾波器,濾波器實(shí)現(xiàn)低通濾波,截止頻率為1MHz,通帶波紋小于1 dB,阻帶最大衰減為-40 dB,輸入輸出數(shù)據(jù)為8位二進(jìn)制,采樣頻率為10MHz。 論文首先簡(jiǎn)要介紹了數(shù)字濾波器的基本原理和線性FIR數(shù)字濾波器的性質(zhì)、結(jié)構(gòu),根據(jù)濾波器的性能要求選擇窗函數(shù)、確定系數(shù),在算法上為了滿足數(shù)字濾波器的要求,對(duì)系數(shù)放大512倍并取整,并用Matlab對(duì)數(shù)字濾波器原理進(jìn)行了證明。同時(shí)簡(jiǎn)述了EDA技術(shù)和FPGA設(shè)計(jì)流程。 其次,論文說(shuō)明了FIR數(shù)字濾波器模塊的劃分,并用Verilog語(yǔ)言在Modelsim環(huán)境下進(jìn)行了功能測(cè)試。對(duì)于數(shù)字濾波器系數(shù)中的-1,-2,4這些簡(jiǎn)單的系數(shù)乘法直接進(jìn)行移位和取反,可以極大的節(jié)省資源和優(yōu)化設(shè)計(jì)。而對(duì)普通系數(shù)乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速實(shí)現(xiàn)了乘積的運(yùn)算；另外,在本設(shè)計(jì)進(jìn)行部分積累加時(shí),采用舍取冗余位,主要是根據(jù)設(shè)計(jì)時(shí)已對(duì)系數(shù)進(jìn)行了放大,而輸出時(shí)又要將結(jié)果相應(yīng)的縮小,所以在累加時(shí),提前對(duì)部分積縮小,從而減少了運(yùn)算量,從時(shí)間和資源上都得到了優(yōu)化。 論文的最后分別用Modelsim和Quartus II進(jìn)行了FIR數(shù)字濾波器的前仿真和后仿真,將仿真的結(jié)果和Matlab中原理驗(yàn)證時(shí)得到的理想值進(jìn)行了比較,并對(duì)所產(chǎn)生的誤差進(jìn)行了分析。仿真結(jié)果表明：本16階FIR數(shù)字濾波器設(shè)計(jì)能夠?qū)崿F(xiàn)截止頻率為1MHz的低通濾波,并且工作頻率可達(dá)150MHz以上。
上傳時(shí)間： 2013-05-24
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作為嵌入式系統(tǒng)核心的微處理器，是SOC不可或缺的“心臟”，微處理器的性能直接影響著整個(gè)SOC的性能?！ ∨c國(guó)際先進(jìn)技術(shù)相比，我國(guó)在這一領(lǐng)域的研究和開(kāi)發(fā)工作還相當(dāng)落后，這直接影響到我國(guó)信息產(chǎn)業(yè)的發(fā)展。本著趕超國(guó)外先進(jìn)技術(shù)，填補(bǔ)我國(guó)在該領(lǐng)域的空白以擺脫受制于國(guó)外的目的，我國(guó)很多科研單位和公司進(jìn)行了自己的努力和嘗試。經(jīng)過(guò)幾年的探索，已經(jīng)有多種自主知識(shí)產(chǎn)權(quán)的處理器芯片完成了設(shè)計(jì)驗(yàn)證并逐漸進(jìn)入市場(chǎng)化階段。我國(guó)已結(jié)束無(wú)“芯”的歷史，并向設(shè)計(jì)出更高性能處理器的目標(biāo)邁進(jìn)?！ “苿?chuàng)新微電子公司的VEGA處理器，是公司憑借自己的技術(shù)力量和科研水平設(shè)計(jì)出的一款64位高性能RSIC微處理器。該處理器基于MIPSISA構(gòu)架，采用五級(jí)流水線的設(shè)計(jì)，并且使用了高性能處理器所廣泛采用的虛擬內(nèi)存管理技術(shù)。設(shè)計(jì)過(guò)程中采用自上而下的方法，根據(jù)其功能將其劃分為取指、譯碼、算術(shù)邏輯運(yùn)算、內(nèi)存管理、流水線控制和cache控制等幾個(gè)功能塊，使得我們?cè)谠O(shè)計(jì)中能夠按照其功能和時(shí)序要求進(jìn)行?！ ”疚牡氖紫冉榻B了MIPS微處理器的特點(diǎn)，通過(guò)對(duì)MIPS指令集和其五級(jí)流水線結(jié)構(gòu)的介紹使得對(duì)VEGA的設(shè)計(jì)有了一個(gè)直觀的認(rèn)識(shí)。在此基礎(chǔ)上提出了VEGA的結(jié)構(gòu)劃分以及主要模塊的功能。作為采用虛擬內(nèi)存管理技術(shù)的處理器，文章的主要部分介紹了VEGA的虛擬內(nèi)存管理技術(shù)，將VEGA的內(nèi)存管理單元(MMU)尤其是內(nèi)部?jī)蓚€(gè)翻譯后援緩沖(TLB)的設(shè)計(jì)作為重點(diǎn)給出了流水線處理器設(shè)計(jì)的方法。結(jié)束總體設(shè)計(jì)并完成仿真后，并不能代表設(shè)計(jì)的正確性，它還需要我們?cè)趯?shí)際的硬件平臺(tái)上進(jìn)行驗(yàn)證。作為論文的又一重點(diǎn)內(nèi)容，介紹了我們?cè)赩EGA驗(yàn)證過(guò)程中使用到的FPGA的主要配置單元，F(xiàn)PGA的設(shè)計(jì)流程。VEGA的FPGA平臺(tái)是一完整的計(jì)算機(jī)系統(tǒng)，我們利用在線調(diào)試軟件XilinxChipscope對(duì)其進(jìn)行了在線調(diào)試，修正其錯(cuò)誤。 經(jīng)過(guò)模塊設(shè)計(jì)到最后的FPGA驗(yàn)證，VEGA完成了其邏輯設(shè)計(jì)，經(jīng)過(guò)綜合和布局布線等后端流程，VEGA采用0.18工藝流片后達(dá)到120MHz的工作頻率，可在其平臺(tái)上運(yùn)行Windows-CE和Linux嵌入式操作系統(tǒng)，達(dá)到了預(yù)計(jì)的設(shè)計(jì)要求。
標(biāo)簽： MIPS FPGA 微處理器 模塊設(shè)計(jì)
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