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用vhdl實現數字鐘

這是一個用vhdl語言實現dds的例子

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用VHDL寫的

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用vhdl實現秒表的功能

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介紹了利用VHDL實現八位除法,采用層次化設計,該除法器采用了VHDL的混合輸入方式,將除法器分成若干個子模塊后,對各個子模塊分別設計,各自生成功能模塊完成整體設計,實現了任意八位無符號數的除法。

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用VHDL描述的74ls163,模擬實現其時序邏輯功能

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基于FPGA的UART實現用VHDL編程

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用vhdl的狀態機實現精確的1us的延時程序

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用VHDL語言實現電子鐘

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8051的IP,采用VHDL語言描述,支持intel的HEX格式,包括中斷,定時器等.

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用VHDL語言實現的AVR_Core,對于研究SOC很有幫助

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