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電子設(shè)計(jì)自動化

  • 2009年全國大學(xué)生電子設(shè)計(jì)大賽試題.zip

    2009 年全國大學(xué)生電子設(shè)計(jì)大賽試題。。

    標(biāo)簽： 2009 zip 大學(xué)生電子 設(shè)計(jì)大賽

    上傳時(shí)間： 2013-07-13

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  • 2007年全國電子設(shè)計(jì)大賽論文（A~J題）

    07電子設(shè)計(jì)大賽論文 2007年全國電子設(shè)計(jì)大賽論文（A~J題）

    標(biāo)簽： 2007 全國電子 設(shè)計(jì)大賽 論文

    上傳時(shí)間： 2013-05-26

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  • 2009年全國大學(xué)生電子設(shè)計(jì)競賽TI優(yōu)秀作品精選集

    2009年全國大學(xué)生電子設(shè)計(jì)競賽TI優(yōu)秀作品精選集

    標(biāo)簽： 2009 大學(xué)生電子設(shè)計(jì)競賽

    上傳時(shí)間： 2013-04-24

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  • 2010年吉林省電子設(shè)計(jì)比賽題目

    這是吉林省2010年電子設(shè)計(jì)大賽題目，敬請各位參觀，有興趣的一起設(shè)計(jì)啊！

    標(biāo)簽： 2010 電子設(shè)計(jì)

    上傳時(shí)間： 2013-07-12

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  • 歷屆電子設(shè)計(jì)競賽智能小車資料大全

    歷屆電子設(shè)計(jì)競賽智能小車資料大全，對大學(xué)生是一個(gè)很好的學(xué)習(xí)資料

    標(biāo)簽： 電子設(shè)計(jì)競賽 智能小車

    上傳時(shí)間： 2013-05-31

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  • 全國大學(xué)生電子設(shè)計(jì)競賽1994-2007年匯編.rar

    全國大學(xué)生電子設(shè)計(jì)競賽1994-2007年匯編.rar

    標(biāo)簽： 1994 2007 大學(xué)生電子設(shè)計(jì)競賽

    上傳時(shí)間： 2013-06-19

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  • 這本是《電子設(shè)計(jì)從零開始》完整版 PDF電子書

    這本是《電子設(shè)計(jì)從零開始》完整版 PDF電子書

    標(biāo)簽： 電子設(shè)計(jì) 電子書 零

    上傳時(shí)間： 2013-06-10

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  • 基于FPGA的信道均衡器的設(shè)計(jì)與實(shí)現(xiàn)

    在無線通信系統(tǒng)中,信號在傳輸過程中由于多徑效應(yīng)和信道帶寬的有限性以及信道特性的不完善性導(dǎo)致不可避免地產(chǎn)生碼間串?dāng)_(Intersymbol Interference).為了克服碼間串?dāng)_所帶來的信號畸變,則必須在接收端增加均衡器,以補(bǔ)償信道特性,正確恢復(fù)發(fā)送序列.盲均衡器由于不需要訓(xùn)練序列,僅利用接收信號的統(tǒng)計(jì)特性就能對信道特性進(jìn)行均衡,消除碼間串?dāng)_,成為近年來通信領(lǐng)域研究的熱點(diǎn)課題.本課題采用已經(jīng)取得了很多研究成果的Bussgang類盲均衡算法,主要因?yàn)樗挠?jì)算復(fù)雜度小,便于實(shí)時(shí)實(shí)現(xiàn),具有較好的性能.本文探討了以FPGA(Field Programmable Gates Array)為平臺,使用Verilog HDL(Hardware Description Language)語言設(shè)計(jì)并實(shí)現(xiàn)基于Bussgang類型算法的盲均衡器的硬件系統(tǒng).本文簡要介紹了Bussgang類型盲均衡算法中的判決引導(dǎo)LMS(DDLMS)和常模(CMA)兩種算法和FPGA設(shè)計(jì)流程.并詳細(xì)闡述了基于FPGA的信道盲均衡器的設(shè)計(jì)思想、設(shè)計(jì)結(jié)構(gòu)和Verilog設(shè)計(jì)實(shí)現(xiàn),以及分別給出了各個(gè)模塊的結(jié)構(gòu)框圖以及驗(yàn)證結(jié)果.本課題所設(shè)計(jì)和實(shí)現(xiàn)的信道盲均衡器,為電子設(shè)計(jì)自動化(EDA)技術(shù)做了有益的探索性嘗試,對今后無線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設(shè)計(jì)運(yùn)用有著積極的借鑒意義.

    標(biāo)簽： FPGA 信道 均衡器

    上傳時(shí)間： 2013-07-25

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  • 電子設(shè)計(jì)競賽賽題解析

    歷年電子設(shè)計(jì)競賽賽題及其解析，學(xué)習(xí)電路設(shè)計(jì)的入門經(jīng)典資料，電路分析詳盡，實(shí)用。包括常用的典型電路模塊，可以移植到自己的設(shè)計(jì)中。

    標(biāo)簽： 電子設(shè)計(jì)競賽

    上傳時(shí)間： 2013-06-07

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  • 計(jì)算機(jī)組成實(shí)驗(yàn)平臺的設(shè)計(jì)與實(shí)現(xiàn)

    《計(jì)算機(jī)組成原理》是計(jì)算機(jī)系的一門核心課程。但是它涉及的知識面非常廣，內(nèi)容包括中央處理器、指令系統(tǒng)、存儲系統(tǒng)、總線和輸入輸出系統(tǒng)等方面，學(xué)生在學(xué)習(xí)該課程時(shí)，普遍覺得內(nèi)容抽象難于理解。但借助于該計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)，學(xué)生通過實(shí)驗(yàn)環(huán)節(jié)，可以進(jìn)一步融會貫通學(xué)習(xí)內(nèi)容，掌握計(jì)算機(jī)各模塊的工作原理，相互關(guān)系的來龍去脈。 為了增強(qiáng)實(shí)驗(yàn)系統(tǒng)的功能，提高系統(tǒng)的靈活性，降低實(shí)驗(yàn)成本，我們采用FPGA芯片技術(shù)來徹底更新現(xiàn)有的計(jì)算器組成原理實(shí)驗(yàn)平臺。該技術(shù)可根據(jù)用戶要求為芯片加載由VHDL語言所編寫出的不同的硬件邏輯，F(xiàn)PGA芯片具有重復(fù)編程能力，使得系統(tǒng)內(nèi)硬件的功能可以像軟件一樣被編程，這種稱為“軟”硬件的全新系統(tǒng)設(shè)計(jì)概念，使實(shí)驗(yàn)系統(tǒng)具有極強(qiáng)的靈活性和適應(yīng)性。它不僅使該系統(tǒng)性能的改進(jìn)和擴(kuò)充變得十分簡易和方便，而且使學(xué)生自己設(shè)計(jì)不同的實(shí)驗(yàn)變?yōu)榭赡堋Ｓ?jì)算機(jī)組成原理實(shí)驗(yàn)的最終目的是讓學(xué)生能夠設(shè)計(jì)CPU，但首先，學(xué)生必須知道CPU的各個(gè)功能部件是如何工作，以及相互之間是如何配合構(gòu)成CPU的。因此，我們必須先設(shè)計(jì)出一個(gè)教學(xué)用的以FPGA芯片為核心的硬件平臺，然后在此基礎(chǔ)上開發(fā)出VHDL部件庫及主要邏輯功能，并設(shè)計(jì)出一套實(shí)驗(yàn)。 本文重點(diǎn)研究了基于FPGA芯片的VHDL硬件系統(tǒng)，由于VHDL的高標(biāo)準(zhǔn)化和硬件描述能力，現(xiàn)代CPU的主要功能如計(jì)算，存儲，I/O操作等均可由VHDL來實(shí)現(xiàn)。同時(shí)設(shè)計(jì)實(shí)驗(yàn)內(nèi)容，包括時(shí)序電路的組成及控制原理實(shí)驗(yàn)、八位運(yùn)算器的組成及復(fù)合運(yùn)算實(shí)驗(yàn)、存儲器實(shí)驗(yàn)、數(shù)據(jù)通路實(shí)驗(yàn)、浮點(diǎn)運(yùn)算器實(shí)驗(yàn)、多流水線處理器實(shí)驗(yàn)等，這些實(shí)驗(yàn)形成一個(gè)相互關(guān)聯(lián)的系統(tǒng)。每個(gè)實(shí)驗(yàn)先由教師講解原理及原理圖，學(xué)生根據(jù)教師提供的原理圖，自己用MAX+PLUSII完成電路輸入，學(xué)生實(shí)驗(yàn)實(shí)際上是編寫VHDL，不需要寫得很復(fù)雜，只要能調(diào)用接口，然后將程序燒入平臺，這樣既不會讓學(xué)生花太多的時(shí)間在畫電路圖上，又能讓學(xué)生更好的理解每個(gè)部件的工作原理和工作過程。 論文首先研究分析了FPGA硬件實(shí)驗(yàn)平臺，即實(shí)驗(yàn)系統(tǒng)的硬件組成。系統(tǒng)采用FPGA-XC4010EPC84，62256CPLD以及其他外圍芯片(例如74LS244，74LS275)組成。根據(jù)不同的實(shí)驗(yàn)要求，規(guī)劃不同實(shí)驗(yàn)控制邏輯。用戶可選擇不同的實(shí)驗(yàn)邏輯，通過把實(shí)驗(yàn)邏輯下載到FPGA芯片中構(gòu)成自己的實(shí)驗(yàn)平臺。 其次，論文詳細(xì)的闡述了VHDL模塊化設(shè)計(jì)，如何運(yùn)用VHDL技術(shù)來依次實(shí)現(xiàn)CPU的各個(gè)功能部件。VHDL語言作為一種國際標(biāo)準(zhǔn)化的硬件描述語言，自1987年獲得IEEE批準(zhǔn)以來，經(jīng)過了1993年和2001年兩次修改，至今已被眾多的國際知名電子設(shè)計(jì)自動化(EDA)工具研發(fā)商所采用，并隨同EDA設(shè)計(jì)工具一起廣泛地進(jìn)入了數(shù)字系統(tǒng)設(shè)計(jì)與研發(fā)領(lǐng)域，目前已成為電子業(yè)界普遍接受的一種硬件設(shè)計(jì)技術(shù)。再次，論文針對實(shí)驗(yàn)平臺中遇到的較為棘手的多流水線等問題，也進(jìn)行了深入的闡述和剖析。學(xué)生需要什么樣的實(shí)驗(yàn)條件，實(shí)驗(yàn)內(nèi)容及步驟才能了解當(dāng)今CPU所采用的核心技術(shù)，才能掌握CPU的設(shè)計(jì)，運(yùn)行原理。另外，本論文的背景是需要學(xué)生熟悉基本的VHDL知識或技能，因?yàn)閷?shí)驗(yàn)是在編寫VHDL代碼的前提下完成的。 本文在基于實(shí)驗(yàn)室的環(huán)境下，基本上較為完整的實(shí)現(xiàn)了一個(gè)基于FPGA的實(shí)驗(yàn)平臺方案。在此基礎(chǔ)上，進(jìn)行了部分功能的測試和部分性能方面的分析。本論文的研究，為FPGA在實(shí)際系統(tǒng)中的應(yīng)用提供研究思路和參考方案。論文的研究結(jié)果將對FPGA與VHDL標(biāo)準(zhǔn)的進(jìn)一步發(fā)展具有重要的理論和現(xiàn)實(shí)意義。

    標(biāo)簽： 計(jì)算機(jī)組成 實(shí)驗(yàn)

    上傳時(shí)間： 2013-04-24

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