隨著ASIC設(shè)計規(guī)模的增長,功能驗證已成為整個開發(fā)周期的瓶頸。傳統(tǒng)的基于軟件模擬和硬件仿真的邏輯驗證方法已難以滿足應(yīng)用的要求,基于FPGA組的原型驗證方法能有效縮短系統(tǒng)的開發(fā)周期,可提供更快更全面的驗證。由于FPGA芯片容量的增加跟不上ASIC設(shè)計規(guī)模的增長,單芯片已無法容納整個設(shè)計,所以常常需要對設(shè)計進行邏輯分割,將子邏輯塊映射到FPGA陣列中。 本文對邏輯驗證系統(tǒng)的可配置互連結(jié)構(gòu)和ASIC邏輯分割算法進行了深入的研究,提出了FPGA陣列的非對稱可配置互連結(jié)構(gòu)。與現(xiàn)有的對稱互連結(jié)構(gòu)相比,該結(jié)構(gòu)能提供更多的互連通道,可實現(xiàn)對I/O數(shù)量、電平類型和互連路徑的靈活配置。 本文對邏輯分割算法進行了較深入的研究。針對現(xiàn)有的兩類分割算法存在的不足,提出并實現(xiàn)了基于設(shè)計模塊的邏輯分割算法,該算法有三個重要特征:1)基于設(shè)計代碼;2)以模塊作為邏輯分割的最小單位;3)使用模塊資源信息指導(dǎo)邏輯分割過程,避免了設(shè)計分割過程的盲目性,簡化了邏輯分割過程。 本文還對并行邏輯分割方法進行了研究,提出了兩種基于不同任務(wù)分配策略的并行分割算法,并對其進行了模擬和性能分析;驗證了采用并行方案對ASIC邏輯進行分割和映射的可行性。 最后基于改進的芯片互連結(jié)構(gòu),使用原型系統(tǒng)驗證方法對某一大規(guī)模ASIC設(shè)計進行了邏輯分割和功能驗證。實驗結(jié)果表明,使用改進后的FPGA陣列互連結(jié)構(gòu)可以更方便和快捷地實現(xiàn)ASIC設(shè)計的分割和驗證,不但能顯著提高芯片間互連路徑的利用率,而且能給邏輯分割乃至整個驗證過程提供更好的支持,滿足現(xiàn)在和將來大規(guī)模ASIC邏輯驗證的需求。
標簽:
FPGA
ASIC
邏輯
驗證技術(shù)
上傳時間:
2013-06-12
上傳用戶:極客