基于FPGA的PID控制器設(shè)計研究，適合用fpga開發(fā)控制系統(tǒng)的專業(yè)人員參考
標(biāo)簽： FPGA PID 制器設(shè)計
上傳時間： 2013-08-15
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FPGA的uart控制器的verilog源程序，在cyclone II EP2C8Q208上調(diào)試運行成功
標(biāo)簽： verilog FPGA uart 控制器
上傳用戶：qazxsw
本文介紹一種以CPLD[1]為核心、以VHDL[2]為開發(fā)工具的時間控制器，該控制器不僅具有時間功能，而且具有定時器功能，能在00：00～23：59之間任意設(shè)定開啟時間和關(guān)閉時間，其設(shè)置方便、靈活，廣泛應(yīng)用于路燈、廣告燈箱、霓虹燈等處的定時控制。
標(biāo)簽： CPLD VHDL 核心 開發(fā)工具
上傳時間： 2013-08-16
上傳用戶：chenjjer
針對嵌入式系統(tǒng)的底層網(wǎng)絡(luò)接口給出了一種由FPGA實現(xiàn)的以太網(wǎng)控制器的設(shè)計方法．該控制器能支持10Mbps和100Mbps的傳輸速率以及半雙工和全雙工模式，同時可提供MII接口，可并通過外接以太網(wǎng)物理層（PHY）芯片來實現(xiàn)網(wǎng)絡(luò)接入\r\n
標(biāo)簽： FPGA 嵌入式系統(tǒng) 以太網(wǎng)控制器 底層
上傳時間： 2013-08-18
上傳用戶：青春給了作業(yè)95
FPGA視頻控制器設(shè)計,FED驅(qū)動控制系統(tǒng)的研制與FPGA設(shè)計\r\n
標(biāo)簽： FPGA FED 視頻 制器設(shè)計
上傳時間： 2013-08-20
上傳用戶：阿四AIR
基于CPLD的雙屏結(jié)構(gòu)液晶控制器的研究與設(shè)計作者：黃麗薇.doc
標(biāo)簽： CPLD 液晶控制器
上傳時間： 2013-08-22
上傳用戶：leyesome
基于FPGA的高分辨率VGA顯示控制器的設(shè)計
標(biāo)簽： FPGA VGA 高分辨率 顯示控制器
上傳時間： 2013-08-23
上傳用戶：lizhen9880
Proteus下進(jìn)行直流電機的仿真文件\r\n配合DC_Motor.c使用
標(biāo)簽： Proteus 直流電機 仿真
上傳時間： 2013-08-27
上傳用戶：MATAIYES
基于FPGA液晶控制器設(shè)計與實現(xiàn)，采用VHDL硬件描述語言。
標(biāo)簽： FPGA VHDL 液晶 制器設(shè)計
上傳時間： 2013-08-29
上傳用戶：shen_dafa
用CPLD驅(qū)動SJA1000 CAN控制器
標(biāo)簽： CPLD 1000 CAN SJA
上傳時間： 2013-08-31
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