基于FPGA的全數字鎖相環設計,內有設計過程和設計思想
標簽： FPGA 全數字 鎖相環
上傳時間： 2013-08-13
上傳用戶：fqscfqj
verilog編寫基于fpga的鑒相器模塊
標簽： verilog fpga 編寫 模塊
上傳時間： 2013-08-19
上傳用戶：18752787361
基于FPGA設計數字鎖相環，提出了一種由微分超前/滯后型檢相器構成數字鎖相環的Verilog-HDL建模方案
標簽： FPGA 數字鎖相環
上傳用戶：Huge_Brother
針對高頻感應加熱電源中用傳統的模擬鎖相環跟蹤頻率所存在的問題,提出一種非常適合于高頻感應加熱的\r\n新型的數字鎖相環。使用FPGA 內底層嵌入功能單元中的數字鎖相環74HCT297 ,并添加少量的數字電路來實現。最后利\r\n用仿真波形驗證該設計的合理性和有效性。整個設計負載范圍寬、鎖相時間短,現已成功應用于100 kHz/ 30 kW 的感應加\r\n熱電源中。
標簽： 高頻感應 加熱電源 模擬鎖相環 頻率
上傳時間： 2013-08-22
上傳用戶：nairui21
關于數字鎖相環的一點東西,可以下來看看\r\n
標簽： 數字鎖相環
上傳時間： 2013-08-26
上傳用戶：7891
文檔是關于自適應信號處理算法研究及FPGA實現的文章，
標簽： FPGA 文檔 信號處理 算法研究
上傳時間： 2013-08-27
上傳用戶：Maple
Verilog實現的DDS正弦信號發生器和測頻測相模塊，DDS模塊可產生兩路頻率和相位差均可預置調整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數據通過引腳傳輸給單片機，單片機進行計算和顯示。
標簽： Verilog DDS 正弦信號發生器 模塊
上傳時間： 2013-08-28
上傳用戶：asdfasdfd
本教程定位于FPGA/CPLD的快速入門。以ALTERA公司的芯片和相應的開發軟件為目標載體進行闡述，本教程闡述了ALTERA主要系列芯片PLD芯片的結構和特點以及相應的開發軟件MAX和Plusa和Quartus的使用
標簽： ALTERA FPGA CPLD 教程
上傳時間： 2013-09-05
上傳用戶：llwap
Proteus 自建元件庫,Mydoc\\MyPower\\MyBook\\C51單片機資料\\Proteus 自建元件庫.rar
標簽： Proteus 元件庫
上傳時間： 2013-09-26
上傳用戶：yczrl
意法半導體靜電計單相組合解決方案 圖 意法半導體靜電計單相組合解決方案
標簽： 半導體 靜電計 單相 組合
上傳時間： 2013-10-23
上傳用戶：Aidane
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