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基于FPGA的全數(shù)字鎖相環(huán)設(shè)計,內(nèi)有設(shè)計過程和設(shè)計思想
標(biāo)簽： FPGA 全數(shù)字 鎖相環(huán)
上傳時間： 2013-08-13
上傳用戶：fqscfqj
基于ARM 微控制器配置FPGA 的實現(xiàn)\r\n摘 要:介紹了基于ARM 內(nèi)核的ATMEL AT91FR4081 微控制器以J TAG 的ISP 方式配置XILINX\r\nXC2S150PQ208 FPGA 的實現(xiàn)過程。這是一種靈活和經(jīng)濟的FPGA 的配置方法。介紹了ISP 和J TAG 的原\r\n理、系統(tǒng)實現(xiàn)的流程、硬件電路設(shè)計、J TAG 驅(qū)動算法的實現(xiàn)和配置時間的測試結(jié)果。
標(biāo)簽： XILINXFPGA ATMEL 4081 JTAG
上傳時間： 2013-08-15
上傳用戶：gououo
verilog編寫基于fpga的鑒相器模塊
標(biāo)簽： verilog fpga 編寫 模塊
上傳時間： 2013-08-19
上傳用戶：18752787361
基于FPGA設(shè)計數(shù)字鎖相環(huán)，提出了一種由微分超前/滯后型檢相器構(gòu)成數(shù)字鎖相環(huán)的Verilog-HDL建模方案
標(biāo)簽： FPGA 數(shù)字鎖相環(huán)
上傳用戶：Huge_Brother
多路18b20測溫顯示系統(tǒng),可同時測量n個第三18b20
標(biāo)簽： 18b20 多路 測溫 顯示系統(tǒng)
上傳時間： 2013-08-21
上傳用戶：zhangchu0807
盡管頻率合成技術(shù)已經(jīng)經(jīng)歷了大半個世紀(jì)的發(fā)展史，但直到今天，人們對\\r\\n它的研究仍然在繼續(xù)。現(xiàn)在，我們可以開發(fā)出輸出頻率高達(dá)IG的DDS系統(tǒng)，\\r\\n武漢理工大學(xué)碩士學(xué)位論文\\r\\n已能滿足絕大多數(shù)頻率源的要求，集成DDS產(chǎn)品的信噪比也可達(dá)到75dB以上，\\r\\n已達(dá)到鎖相頻率合成的一般水平。電子技術(shù)的發(fā)展己進(jìn)入數(shù)字時代，模擬信號\\r\\n數(shù)字化的方法也是目前一個熱門研究課題，高速AD、DA器件在通信、廣播電\\r\\n視等領(lǐng)域的應(yīng)用越來越廣泛。本次設(shè)計完成了軟件仿真和硬件實現(xiàn)，對設(shè)計原
標(biāo)簽： FPGA 頻率合成 軟硬件設(shè)計
上傳用戶：asdkin
Verilog實現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數(shù)據(jù)通過引腳傳輸給單片機，單片機進(jìn)行計算和顯示。
標(biāo)簽： Verilog DDS 正弦信號發(fā)生器 模塊
上傳時間： 2013-08-28
上傳用戶：asdfasdfd
8051工作于11.0592MHZ,RAM擴展為128KB的628128,FlashRom擴展為128KB的AT29C010A\r\n 128KB的RAM分成4個區(qū)(Bank) 地址分配為0x0000-0x7FFF\r\n 128KB的FlashRom分成8個區(qū)(Bank) 地址分配為0x8000-0xBFFF\r\n 為了使8051能訪問整個128KB的RAM空間和128KB的FlashRom空間,在CPLD內(nèi)建兩個寄存器\r\n RamBankReg和FlashRomBankReg用于存放高位地址
標(biāo)簽： 128 FlashRom 8051 KB
上傳時間： 2013-08-30
上傳用戶：cainaifa
自己現(xiàn)在用的CPLD下載線，用74HC244芯片\r\n要注意設(shè)置下載模式
標(biāo)簽： CPLD 244 74 HC
上傳時間： 2013-08-31
上傳用戶：dancnc
\r\n經(jīng)典的Protel99se入門教程，孫輝著北京郵電大學(xué)出版社出版
標(biāo)簽： Protel 99 se
上傳時間： 2013-09-11
上傳用戶：Yukiseop
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