概述了軟件無線電的發展和應用，為滿足雷達中頻接收機的數字化要求，介紹了C頻段微波統一測控系統中應用軟件無線電思想設計數字化中頻接收機的方案，對其基本原理和實現的關鍵技術做了分析，最后給出了應用FPGA和DSP等器件實現該接收機的具體方法。整個系統集成度高，可靠性好，使用靈活，已在多個某型C頻段統一測控系統中得到了應用。
上傳時間： 2013-10-27
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當許多編程人員從事這項工作但又不使用源代碼管理工具時，源代碼管理幾乎不可能進行。Visual SourceSafe是Visual Basic的企業版配備的一個工具，不過這個工具目的是為了保留一個內部應用版本，不向公眾發布（應當說明的是，M i c r o s o f t并沒有開發Visual SourceSafe，它是M i c r o s o f t公司買來的） 。雖然Visual SourceSafe有幫助文本可供參考，但該程序的一般運行情況和在生產環境中安裝 Visual SourceSafe的進程都沒有詳細的文字說明。另外，Visual SourceSafe像大多數M i c r o s o f t應用程序那樣經過了很好的修飾，它包含的許多功能特征和物理特征都不符合 Microsoft Wi n d o w s應用程序的標準。例如，Visual SourceSafe的三個組件之一（Visual SourceSafe Administrator）甚至連F i l e菜單都沒有。另外，許多程序的菜單項不是放在最合適的菜單上。在程序開發環境中實現Visual SourceSafe時存在的復雜性，加上它的非標準化外觀和文檔資料的不充分，使得許多人無法實現和使用 Visual SourceSafe。許多人甚至沒有試用 Vi s u a l S o u r c e S a f e的勇氣。我知道許多高水平技術人員無法啟動Visual SourceSafe并使之運行，其中有一位是管理控制系統項目師。盡管如此，Visual SourceSafe仍然不失為一個很好的工具，如果你花點時間將它安裝在你的小組工作環境中，你一定會為此而感到非常高興。在本章中我并不是為你提供一些指導原則來幫助你創建更好的代碼，我的目的是告訴你如何使用工具來大幅度減少管理大型項目和開發小組所需的資源量，這個工具能夠很容易處理在沒有某種集成式解決方案情況下幾乎無法處理的各種問題。
上傳時間： 2013-10-24
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
上傳用戶：cppersonal
摘要：以學習單片機為目的，為在沒有仿真器和目標板的情況下對單片機內部程序運行時有感性的認識，以常用的89C2051單片機為核心，利用Proteus仿真軟件的硬件仿真模塊建立一個正弦波發生電路，并運用C語言編寫相應程序，結合所設計電路在Proteus仿真軟件的軟件仿真功能進行了綜合仿真，并把仿真結果和實際電路與程序運行的結果進行了比較。據此，通過從實踐出發來，把實踐與理論結合在一起的學習方法來達到入門單片機知識。 關鍵詞：單片機學習，單片機仿真、Proteus，正弦信號
上傳時間： 2013-11-18
上傳用戶：75119158
一個大整數運算類，其中用了Windows下的匯編語言做了優化，在Visual C++ .NET下編譯通過
上傳時間： 2015-01-04
上傳用戶：cazjing
Oxygen SMS ActiveX Control允許你發送接受文字及圖片消息，讀寫缺省的SMS中心號碼，獲得保存的信息總數和統計它們的位置，從SMS收件箱中讀取和刪除信息。可以獲得手機的IMEI，型號的軟件和硬件版本和日期，電池容量和信號強度。控件可以和任何支持Active X的編程環境相融合（如，ASP。Microsoft Visual Basic，Microsoft Visual C ，Microsoft Access，Borland Delphi，Borland C Builder等）。共享軟件。注冊版本將沒有提示屏幕，也不會在每次發送消息之前加一段文字。適用語言：CB3 CB4 CB5 D3 D4 D5 D6
標簽： ActiveX Control Oxygen SMS
上傳時間： 2015-01-05
上傳用戶：lxm
Oxygen SMS7110 ActiveX Control的操作系統為Windows 95 98 NT及2000，支持NOKIA 3***/62**/71**/8***系列的GSM手機。它允許你發送文本和圖片消息，讀寫缺省的SMS中心號碼。控件可以和任何支持Active X的編程環境相融合（如，ASP。Microsoft Visual Basic，Microsoft Visual C ，Microsoft Access，Borland Delphi，Borland C Builder等）。適用語言：CB3 CB4 CB5 D3 D4 D5
標簽： ActiveX Control Windows Oxygen
上傳時間： 2015-01-05
上傳用戶：it男一枚
文曲星里的小游戲，本人用C語言將其編出并添加破紀錄功能。游戲規則：隨機產生4個數字，由玩家輸入4個不重復的數字（如：8 3 1 2）按回車后電腦給出提示，其形式為"?A?B".你所輸入的四位數中，位置和數字都正確則為A，數字相同但位置不相同時為B，你只可以猜10次，若你所用的次數小于紀錄保持者，則為破紀錄。小作一篇，請多請教！
上傳時間： 2014-01-20
上傳用戶：invtnewer
銀行消費信貸管理系統，UNIX下C開發
標簽： 信貸管理
上傳時間： 2013-12-16
上傳用戶：璇珠官人
手機選中獎號器，手機號段可以設置
標簽： 手機
上傳時間： 2014-01-23
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