PCB使用教程，PCB使用技巧，PCB布線規(guī)則
上傳時間： 2013-06-16
上傳用戶：變形金剛
循環(huán)碼是實際差錯控制系統(tǒng)中常用的編碼方案，具有檢錯糾錯能力強、實現(xiàn)方便等特點。本文在理論分析循環(huán)碼編碼和譯碼基本原理的基礎(chǔ)上，提出了基于單片機系統(tǒng)的（7，4）循環(huán)碼軟件實現(xiàn)編碼、譯碼的方案。
上傳時間： 2013-07-21
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自“9.11”后，隨著人們對安防需求的升級，門禁控制系統(tǒng)得到日益廣泛的應(yīng)用，不斷提高門禁系統(tǒng)的安全性成為研究的重要課題。第四代門禁系統(tǒng)結(jié)合了人體生物特征識別技術(shù)，利用人體本身具有的物理特征(如指紋、虹膜、臉型、掌紋等)或行為特征(如步態(tài)、簽名等)來確定人的身份，取代或加強傳統(tǒng)的身份識別方法。 論文采用掌形識別為控制方案，基于ARM920T內(nèi)核的EP9315芯片為門禁系統(tǒng)CPU，設(shè)計和調(diào)試了系統(tǒng)的硬件平臺。 論文研究了掌形識別算法，進行了三方面的工作。 首先研究了掌形中的手形特征，提出了一種基于骨架特征的手形識別算法，很好的克服了手指旋轉(zhuǎn)給識別帶來的干擾。 然后研究了掌形中的掌紋特征，通過系列圖像處理，分離出手掌的三條主線，提取主線端點，并在主線上等間隔采樣，利用端點和采樣點進行匹配，擁有很高的識別率。 最后結(jié)合手形與掌紋特征，實現(xiàn)掌形識別。依據(jù)手形特征對掌形庫進行粗分類，利用掌紋特征進行匹配，算法擁有很快的識別速度與穩(wěn)定較高的識別率。對分類規(guī)則提出了新思路與方法。 論文還提出了基于ARM的門禁系統(tǒng)方案。成功設(shè)計了以基于ARM920T內(nèi)核的EP9315芯片為CPU的最小系統(tǒng)，設(shè)計PCB圖并制板，最后調(diào)試了系統(tǒng)的底層電路。 論文的研究設(shè)計工作，通過提高掌形識別算法的識別率，達到了提高門禁系統(tǒng)安全性的目的；ARM平臺的設(shè)計與調(diào)試，在工程實際中有參考價值。
標簽： ARM 識別 系統(tǒng)研究 門禁
上傳時間： 2013-04-24
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39839電感量計算小巧實用的綠色軟件，根據(jù)輸入的線圈長度、線圈直徑、導線直徑、線圈匝數(shù)及工作頻率快速計算出電感量、自分布電容、空載Q值、自諧振頻率
上傳時間： 2013-06-03
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11201頻率計算器含有多種頻率計算工具，有LC諧振頻率計算軟件，RC諧振頻率計算工具，并含有多種軟件
上傳時間： 2013-07-26
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11088ICCAVR V7.16A下載，ICCAVR專業(yè)版，AVR單片機C語言開發(fā)軟件。
上傳時間： 2013-06-03
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easy，51pro，3.0編程器在2.0的基礎(chǔ)上增加了更多的芯片器件
上傳時間： 2013-07-25
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pb開發(fā)soket所需要的一個關(guān)鍵動態(tài)庫，我找了很久的，現(xiàn)在份享一下-pb socket dll
上傳時間： 2013-04-24
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《單片機高級語言c51應(yīng)用程序設(shè)計》書450頁，徐愛鈞，彭秀華等編著
上傳時間： 2013-06-27
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卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點，被認為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實現(xiàn)約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點討論了決定Viterbi算法復雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計了采用“串-并”結(jié)合運算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對歐氏距離的計算方法進行了簡化，以便于用硬件電路方式實現(xiàn)。 2.對ACS運算單元采用了“串-并”結(jié)合的運算方式，和全并行的設(shè)計相比，在滿足譯碼速度的同時，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計的復雜度。 4.本文中設(shè)計了一個仿真平臺，采用Modelsim仿真器對設(shè)計進行了功能仿真，結(jié)果完全正確。同時提出了一種在被測設(shè)計內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯誤的效率。 5.該設(shè)計在Altera EP1C20 FPGA芯片上通過測試，最大運行時鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對譯碼器的綜合結(jié)果和Altera設(shè)計的Viterbi譯碼器IP核進行了性能比較，比較結(jié)果證明本文中設(shè)計的Viterbi譯碼器具有很高的工程實用價值。
上傳時間： 2013-07-23
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