FPGA設(shè)計全流程：Modelsim>>Synplify.Pro>>ISE\\r\\n第一章 Modelsim編譯Xilinx庫\\r\\n第二章 調(diào)用Xilinx CORE-Generator\\r\\n第三章 使用Synplify.Pro綜合HDL和內(nèi)核\\r\\n第四章 綜合后的項目執(zhí)行\(zhòng)\r\\n第五章 不同類型結(jié)構(gòu)的仿真
標簽： FPGA 流程
上傳時間： 2013-08-20
上傳用戶：cuibaigao
使用QUARTUS做FPGA開發(fā)全流程，適用于初學(xué)者
標簽： QUARTUS FPGA 流程
上傳時間： 2013-08-21
上傳用戶：feifei0302
華為FPGA設(shè)計流程指南:本部門所承擔的FPGA設(shè)計任務(wù)主要是兩方面的作用：系統(tǒng)的原型實現(xiàn)和ASIC的原型驗證。編寫本流程的目的是：在于規(guī)范整個設(shè)計流程，實現(xiàn)開發(fā)的合理性、一致性、高效性。形成風(fēng)格良好和完整的文檔。實現(xiàn)在FPGA不同廠家之間以及從FPGA到ASIC的順利移植。便于新員工快速掌握本部門FPGA的設(shè)計流程。\r\n
標簽： FPGA 華為 設(shè)計流程
上傳時間： 2013-08-22
上傳用戶：shengyj12345
Xilinx的FPGA設(shè)計全流程
標簽： Xilinx FPGA 流程
上傳時間： 2013-08-26
上傳用戶：as275944189
提出了一種基于FPGA的高階高速F IR濾波器的設(shè)計與實現(xiàn)方法。通過一個169階的均方根\r\n升余弦滾降濾波器的設(shè)計,介紹了如何應(yīng)用流水線技術(shù)來設(shè)計高階高速F IR濾波器,并且對所設(shè)計的\r\nFIR濾波器性能、資源占用進行了分析。
標簽： FPGA 濾波器 實現(xiàn)方法
上傳時間： 2013-08-31
上傳用戶：小火車啦啦啦
EDA高手入門必看，F(xiàn)PGA-CPLD-開發(fā)流程。
標簽： FPGA-CPLD EDA 高手 開發(fā)流程
上傳用戶：eclipse
介紹了FPGA設(shè)計全流程\r\n和一些簡單的例子
上傳時間： 2013-09-03
上傳用戶：xiaowei314
Cadence基礎(chǔ)培訓(xùn)（全定制集成電路設(shè)計的整個流程）
標簽： Cadence 基礎(chǔ)培訓(xùn) 定制 集成電路設(shè)計
上傳時間： 2013-09-05
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Cadence仿真流程，了解cadence仿真的入門資料，還算不錯。
標簽： Cadence 仿真流程
上傳用戶：dave520l
protel99se的基本不限流程，有很多很重要，但大家很少用到的工具和功能！
標簽： protel 99 se 限流
上傳時間： 2013-09-10
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