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硬件語(yǔ)言設(shè)(shè)計(jì)

  • 基于FPGA的人臉檢測系統(tǒng)設(shè)計.rar

    人臉識別技術(shù)繼指紋識別、虹膜識別以及聲音識別等生物識別技術(shù)之后,以其獨(dú)特的方便、經(jīng)濟(jì)及準(zhǔn)確性而越來越受到世人的矚目。作為人臉識別系統(tǒng)的重要環(huán)節(jié)—人臉檢測,隨著研究的深入和應(yīng)用的擴(kuò)大,在視頻會議、圖像檢索、出入口控制以及智能人機(jī)交互等領(lǐng)域有著重要的應(yīng)用前景,發(fā)展速度異常迅猛。 FPGA的制造技術(shù)不斷發(fā)展,它的功能、應(yīng)用和可靠性逐漸增加,在各個行業(yè)也顯現(xiàn)出自身的優(yōu)勢。FPGA允許用戶根據(jù)自己的需要來建立自己的模塊,為用戶的升級和改進(jìn)留下廣闊的空間。并且速度更高,密度也更大,其設(shè)計方法的靈活性降低了整個系統(tǒng)的開發(fā)成本,F(xiàn)PGA 設(shè)計成為電子自動化設(shè)計行業(yè)不可缺少的方法。 本文從人臉檢測算法入手,總結(jié)基于FPGA上的嵌入式系統(tǒng)設(shè)計方法,使用IBM的Coreconnect掛接自定義模塊技術(shù)。經(jīng)過訓(xùn)練分類器、定點(diǎn)化、以及硬件加速等方法后,能夠使人臉檢測系統(tǒng)在基于Xilinx的Virtex II Pro開發(fā)板上平臺上,達(dá)到實(shí)時的檢測效果。本文工作和成果可以具體描述如下: 1. 算法分析:對于人臉檢測算法,首先確保的是檢測率的準(zhǔn)確性程度。本文所采用的是基于Paul Viola和Michael J.Jones提出的一種基于Adaboost算法的人臉檢測方法。算法中較多的是積分圖的特征值計算,這便于進(jìn)一步的硬件設(shè)計。同時對檢測算法進(jìn)行耗時分析確定運(yùn)行速度的瓶頸。 2. 軟硬件功能劃分:這一步考慮市場可以提供的資源狀況,又要考慮系統(tǒng)成本、開發(fā)時間等諸多因素。Xilinx公司提供的Virtex II Pro開發(fā)板,在上面有可以供利用的Power PC處理器、可擴(kuò)展的存儲器、I/O接口、總線及數(shù)據(jù)通道等,通過分析可以對算法進(jìn)行細(xì)致的劃分,實(shí)現(xiàn)需要加速的模塊。 3. 定點(diǎn)化:在Adaboost算法中,需要進(jìn)行大量的浮點(diǎn)計算。這里采用的方法是直接對數(shù)據(jù)位進(jìn)行操作它提取指數(shù)和尾數(shù),然后對尾數(shù)執(zhí)行移位操作。 4. 改進(jìn)檢測用的級聯(lián)分類器的訓(xùn)練,提出可以迅速提高分類能力、特征數(shù)量大大減小的一種訓(xùn)練方法。 5. 最后對系統(tǒng)的整體進(jìn)行了驗(yàn)證。實(shí)驗(yàn)表明,在視頻輸入輸出接入的同時,人臉檢測能夠達(dá)到17fps的檢測速度,并且獲得了很好的檢測率以及較低的誤檢率。

    標(biāo)簽: FPGA 人臉檢測 系統(tǒng)設(shè)計

    上傳時間: 2013-07-01

    上傳用戶:84425894

  • 基于FPGA的圖像處理算法研究及硬件設(shè)計.rar

    隨著圖像分辨率的越來越高,軟件實(shí)現(xiàn)的圖像處理無法滿足實(shí)時性的需求;同時FPGA等可編程器件的快速發(fā)展使得硬件實(shí)現(xiàn)圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內(nèi)外的一個熱門領(lǐng)域。 本文在FPGA平臺上,用Verilog HDL實(shí)現(xiàn)了一個研究圖像處理算法的可重復(fù)配置的硬件模塊架構(gòu),架構(gòu)包括PC機(jī)預(yù)處理和通信軟件,控制模塊,計算單元,存儲器模塊和通信適配模塊五個部分。其中的計算模塊負(fù)責(zé)具體算法的實(shí)現(xiàn),根據(jù)不同的圖像處理算法可以獨(dú)立實(shí)現(xiàn)。架構(gòu)為計算模塊實(shí)現(xiàn)了一個可添加、移出接口,不同的算法設(shè)計只要符合該接口就可以方便的加入到模塊架構(gòu)中來進(jìn)行調(diào)試和運(yùn)行。 在硬件架構(gòu)的基礎(chǔ)上本文實(shí)現(xiàn)了排序?yàn)V波,中值濾波,卷積運(yùn)算及高斯濾波,形態(tài)學(xué)算子運(yùn)算等經(jīng)典的圖像處理算法。討論了FPGA的圖像處理算法的設(shè)計方法及優(yōu)化策略,通過性能分析,F(xiàn)PGA實(shí)現(xiàn)圖像處理在時間上比軟件處理有了很大的提高;通過結(jié)果的比較,發(fā)現(xiàn)FPGA的處理結(jié)果達(dá)到了軟件處理幾乎同等的效果水平。最后本文在實(shí)現(xiàn)較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進(jìn),提高了算法的可用性,同時為進(jìn)一步的研究提供了更加便利的平臺。 整個設(shè)計都是在ISE8.2和ModelSim第三方仿真軟件環(huán)境下開發(fā)的,在xilinx的Spartan-3E XC3S500E硬件平臺上實(shí)現(xiàn)。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結(jié)合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究,為實(shí)現(xiàn)FPGA為核心處理芯片的實(shí)時圖像處理系統(tǒng)有著積極的作用。

    標(biāo)簽: FPGA 圖像處理 算法研究

    上傳時間: 2013-07-29

    上傳用戶:愛順不順

  • 基于FPGA和DSP的車牌識別系統(tǒng)的硬件設(shè)計與實(shí)現(xiàn).rar

    隨著交通工具的迅猛發(fā)展,智能交通系統(tǒng)(Intelligent TransportationSystems,簡稱ITS)在交通管理中受到廣泛的關(guān)注。而在ITS中,車牌識別(LicensePlate Recognition,簡稱LPR)是其核心技術(shù)。車牌識別系統(tǒng)主要由數(shù)據(jù)采集和車牌識別算法兩個部分組成。由于車牌清晰程度、攝像機(jī)性能、氣候條件等因素的影響,牌照中的字符可能出現(xiàn)不清楚、扭曲、缺損或污跡干擾,這都給識別造成一定難度。因此,在復(fù)雜背景中快速準(zhǔn)確地進(jìn)行車牌定位成為車牌識別系統(tǒng)的難點(diǎn)。 本文研究和設(shè)計了一種集圖象采集,圖象識別,圖象傳輸?shù)扔谝惑w的實(shí)時嵌入式系統(tǒng)。該平臺包括硬件系統(tǒng)設(shè)計與應(yīng)用程序開發(fā)兩個方面,充分利用TI公司的C6000系列DSP強(qiáng)大的并行運(yùn)算能力、以及FPGA的靈活時序邏輯控制技術(shù),從硬件方面實(shí)現(xiàn)系統(tǒng)的高速運(yùn)行。 本文的主要工作有兩部分組成,具體如下: (1) 在硬件設(shè)計方面:實(shí)現(xiàn)由A/D、電源、FPGA、DSP以及SDRAM和FLASH所組成的車牌識別系統(tǒng);設(shè)計并完成系統(tǒng)的原理圖和印制板圖;完成電路板調(diào)試,以及完成FPGA.在高速圖像采集中的veriIog應(yīng)用程序開發(fā)。 (2) 在軟件開發(fā)方面:完成Philips公司的SAA7113H的配置代碼開發(fā),以及DSP底層的部分驅(qū)動程序開發(fā)。 該系統(tǒng)能夠?qū)崿F(xiàn)25幀每秒的數(shù)字視頻流圖像數(shù)據(jù)的輸出,并由FPGA負(fù)責(zé)完成一幅720×572數(shù)據(jù)量的圖像采集。DSP負(fù)責(zé)系統(tǒng)的嵌入式操作,包括系統(tǒng)的控制和車牌識別算法的實(shí)現(xiàn)。 目前,嵌入式車牌識別系統(tǒng)硬件平臺已經(jīng)搭建成功,系統(tǒng)軟件代碼程序也已經(jīng)開發(fā)完成。本系統(tǒng)能夠?qū)崿F(xiàn)高速圖像采集、嵌入式操作與車牌識別算法、UART數(shù)據(jù)通信等功能,具有速度快、穩(wěn)定性高、體積小、功耗低等特點(diǎn),為車牌識別算法提供一個較好的驗(yàn)證平臺。

    標(biāo)簽: FPGA DSP 車牌識別系統(tǒng)

    上傳時間: 2013-04-24

    上傳用戶:yangbo69

  • 基于H.264編解碼的算法優(yōu)化研究及FPGA的硬件實(shí)現(xiàn).rar

    H.264/AVC是由ITU和ISO兩大組織聯(lián)合組成的JVT共同制定的一項(xiàng)新的視頻壓縮技術(shù)標(biāo)準(zhǔn),在較低帶寬上提供高質(zhì)量的圖像傳輸是H.264/AVC的應(yīng)用亮點(diǎn)。在同樣的視覺質(zhì)量前提下,H.264/AVC比H.263和MPEG-4節(jié)約了50%的碼率。但H.264獲得優(yōu)越性能的代價是計算復(fù)雜度的增加,據(jù)估計其編碼的計算復(fù)雜度大約為H.263的3倍,因此很難應(yīng)用于實(shí)時視頻處理領(lǐng)域。針對這一現(xiàn)狀,業(yè)內(nèi)做了大量的研究工作,力圖降低其計算復(fù)雜度和提高運(yùn)行效率。比如在運(yùn)動估計方面,國內(nèi)外在這方面的研究已經(jīng)很成熟。而針對幀內(nèi)/幀間預(yù)測編碼的研究卻較少。因此研究預(yù)測模式的快速算法具有理論意義和應(yīng)用價值。 本文在詳細(xì)研究H.264標(biāo)準(zhǔn)視頻壓縮編碼特點(diǎn)基礎(chǔ)上,分析了H.264幀內(nèi)編碼, 幀間編碼及變換,量化技術(shù)的原理及特點(diǎn),提出了一種基于局部邊緣方向信息的快速幀內(nèi)模式判決算法,通過結(jié)合SAD的模式選擇方法來減少模式選擇數(shù)目。它采用了Sobel梯度算子計算當(dāng)前塊的邊緣信息,累加當(dāng)前塊中屬于同一方向像素點(diǎn)的邊緣矢量構(gòu)造不同模式下的邊緣方向直方圖,以便確定最可能的預(yù)測模式。該算法有效降低了編碼器的運(yùn)算復(fù)雜度,在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明:Foreman 圖像序列編碼性能有了提高,其中PSNR平均降低了0.06dB,Bitrate平均降低了19.4%,這大大提高了視頻傳輸?shù)馁|(zhì)量。 另外在幀間預(yù)測模式選擇算法方面進(jìn)行了改進(jìn)研究:按順序?qū)Σ煌愋瓦M(jìn)行判決,有選擇地去比較可能模式,使得在有效減少需判決的模式數(shù)量的同時,結(jié)合小塊模式搜索中途停止準(zhǔn)則來確定最優(yōu)模式。仿真表明:改進(jìn)算法相對與原來算法能夠節(jié)省很多的編碼時間(平均下降了49.3%),但帶來的圖像質(zhì)星的下降(平均下降0.08dB,可以忽略)和碼率較少的增加。 同時在整數(shù)DCT變換模塊中,提出了一種快速蝶形算法,使得對4×4點(diǎn)數(shù)據(jù)做一次變換,只需通過8×8次加法和2×8次移位運(yùn)算便可完成,與原來12×8次加法和4×8次移位相比,新算法大大降低了運(yùn)算復(fù)雜度。 最后介紹FPGA的特點(diǎn)及設(shè)計流程,并實(shí)現(xiàn)了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實(shí)現(xiàn)的H.264編碼視頻處理模塊設(shè)計具備了成本低,周期短,設(shè)計方法靈活等優(yōu)點(diǎn),具有廣闊的市場應(yīng)用前景。 仿真表明,通過使用本文提出的幀內(nèi)/幀間速算法方法可使得H.264編碼速度獲得顯著的提高,使H.264 Baseline編碼器能在PC平臺上實(shí)現(xiàn)實(shí)時編碼。

    標(biāo)簽: FPGA 264 編解碼

    上傳時間: 2013-07-18

    上傳用戶:zukfu

  • 硬件高手的設(shè)計經(jīng)驗(yàn)分享.rar

    硬件高手的設(shè)計經(jīng)驗(yàn)分享 一:成本節(jié)約 現(xiàn)象一:這些拉高/拉低的電阻用多大的阻值關(guān)系不大,就選個整數(shù)5K吧 點(diǎn)評:市場上不存在5K的阻值,最接近的是4.99K(精度1%),其次是5.1K(精度5%),其成本分別比精度為20%的4.7K高4倍和2倍。20%精度的電阻阻值只有1、1.5、2.2、3.3、4.7、6.8幾個類別(含10的整數(shù)倍);類似地,20%精度的電容也只有以上幾種值,如果選了其它的值就必須使用更高的精度,成本就翻了幾倍,卻不能帶來任何好處。

    標(biāo)簽: 硬件 高手

    上傳時間: 2013-05-22

    上傳用戶:璇珠官人

  • 華為-硬件工程師手冊.rar

    華為硬件工程師手冊 華為技術(shù)公司內(nèi)部資料 做硬件的同志學(xué)習(xí)一下

    標(biāo)簽: 華為 硬件工程師

    上傳時間: 2013-07-26

    上傳用戶:neu_liyan

  • 基于FPGA的圖像處理算法的研究與硬件設(shè)計.rar

    隨著微電子技術(shù)的高速發(fā)展,實(shí)時圖像處理在多媒體、圖像通信等領(lǐng)域有著越來越廣泛的應(yīng)用。FPGA就是硬件處理實(shí)時圖像數(shù)據(jù)的理想選擇,基于FPGA的圖像處理專用芯片的研究將成為信息產(chǎn)業(yè)的新熱點(diǎn)。 本文以FPGA為平臺,使用VHDL硬件描述語言設(shè)計并實(shí)現(xiàn)了中值濾波、順序?yàn)V波、數(shù)學(xué)形態(tài)學(xué)、卷積運(yùn)算和高斯濾波等圖像處理算法。在設(shè)計過程中,通過改進(jìn)算法和優(yōu)化結(jié)構(gòu),在合理地利用硬件資源的條件下,有效地挖掘出算法內(nèi)在的并行性,采用流水線結(jié)構(gòu)優(yōu)化算法,提高了頂層濾波模塊的處理速度。在中值濾波器的硬件設(shè)計中,本文提出了一種快速中值濾波算法,該算法大大節(jié)省了硬件資源,處理速度也很快。在數(shù)學(xué)形態(tài)學(xué)算法的硬件實(shí)現(xiàn)中,本文提出的最大值濾波和最小值濾波算法大大減少了硬件資源的占用率,適應(yīng)了流水線設(shè)計的要求,提高了圖像處理速度。 整個設(shè)計及各個模塊都在Altera公司的開發(fā)環(huán)境QuartusⅡ以及第三方仿真軟件Modelsim上進(jìn)行了邏輯綜合以及仿真。綜合和仿真的結(jié)果表明,使用FPGA硬件處理圖像數(shù)據(jù)不僅能夠獲得很好的處理效果,達(dá)到較高的工作頻率,處理速度也遠(yuǎn)遠(yuǎn)高于軟件法處理圖像,可滿足實(shí)時圖像處理的要求。 本課題為圖像處理專用FPGA芯片的設(shè)計做了有益的探索性嘗試,對今后完成以FPGA圖像處理芯片為核心的實(shí)時圖像處理系統(tǒng)的設(shè)計有著積極的意義。

    標(biāo)簽: FPGA 圖像處理 法的研究

    上傳時間: 2013-06-08

    上傳用戶:shuiyuehen1987

  • 基于FPGA的磁盤陣列控制器的硬件設(shè)計與實(shí)現(xiàn).rar

    隨著存儲技術(shù)的迅速發(fā)展,存儲業(yè)務(wù)需求的不斷增長,獨(dú)立的磁盤冗余陣列可利用多個磁盤并行存取提高存儲系統(tǒng)的性能。磁盤陣列技術(shù)采用硬件和軟件兩種方式實(shí)現(xiàn),軟件RAID(Redundant Array of Independent Disks)主要利用操作系統(tǒng)提供的軟件實(shí)現(xiàn)磁盤冗余陣列功能,對系統(tǒng)資源利用率高,節(jié)省成本。硬件RAID將大部分RAID功能集成到一塊硬件控制器中,系統(tǒng)資源占用率低,可移植性好。 分析了軟件RAID的性能瓶頸,使用硬件直接完成部分計算提高軟件RAID性能。針對RAID5采用FPGA(Field Programmable Gate Array)技術(shù)實(shí)現(xiàn)RAID控制器硬件設(shè)計,完成磁盤陣列啟動、數(shù)據(jù)緩存(Cache)以及數(shù)據(jù)XOR校驗(yàn)等功能。基于硬件RAID的理論,提出一種基于Virtex-4的硬件RAID控制器的系統(tǒng)設(shè)計方案:獨(dú)立微處理器和較大容量的內(nèi)存;實(shí)現(xiàn)RAID級別遷移,在線容量擴(kuò)展,在線數(shù)據(jù)熱備份等高效、用戶可定制的高級RAID功能;利用Virtex-4內(nèi)置硬PowerPC完成RAID服務(wù)器部分配置和管理工作,運(yùn)行Linux操作系統(tǒng)、RAID管理軟件等。控制器既可以作為RAID控制卡在服務(wù)器上使用,也可作為一個獨(dú)立的系統(tǒng),成為磁盤陣列的調(diào)試平臺。 隨著集成電路的發(fā)展,芯片的體積越來越小,電路的布局布線密度越來越大,信號的工作頻率也越來越高,高速電路的傳輸線效應(yīng)和信號完整性問題越來越明顯。RAID控制器屬于高速電路的范疇,在印刷電路板(Printed Circuit Block, PCB)實(shí)現(xiàn)時分別從疊層設(shè)計、布局、電源完整性、阻抗匹配和串?dāng)_等方面考慮了信號完整性問題,并基于IBIS(I/O Buffer Information Specification)模型進(jìn)行了信號完整性分析及仿真。

    標(biāo)簽: FPGA 磁盤陣列 控制器

    上傳時間: 2013-04-24

    上傳用戶:jeffery

  • 經(jīng)典的硬件工程師培訓(xùn)資料.rar

    經(jīng)典 的 硬件 工程師 培訓(xùn)資料

    標(biāo)簽: 硬件工程師 培訓(xùn)資料

    上傳時間: 2013-07-18

    上傳用戶:372825274

  • 基于DSP/FPGA的多波形數(shù)字脈沖壓縮系統(tǒng)硬件的研究與實(shí)現(xiàn)

    現(xiàn)代雷達(dá)系統(tǒng)廣泛采用脈沖壓縮技術(shù),用以解決作用距離與分辨能力之間的矛盾。脈沖壓縮是指雷達(dá)通過發(fā)射寬脈沖,保證足夠的最大作用距離,而接收時,采用相應(yīng)的脈沖壓縮法獲得窄脈沖以提高距離分辨率的過程。同時,數(shù)字信號處理技術(shù)的迅猛發(fā)展和廣泛應(yīng)用,為雷達(dá)脈沖壓縮處理的數(shù)字化實(shí)現(xiàn)提供了可能。 本文主要研究雷達(dá)多波形頻域數(shù)字脈沖壓縮系統(tǒng)的硬件系統(tǒng)實(shí)現(xiàn)。在匹配濾波理論的指導(dǎo)下,成功研制了基于FPGAEP1K100QC208-1和4片高性能ADSP21160M的多波形頻域數(shù)字脈沖壓縮系統(tǒng)。該系統(tǒng)可處理時寬在42μs以內(nèi)、帶寬在5MHz以下的線性調(diào)頻信號(LFM),非線性調(diào)頻信號(NLFM)和Taylor四相碼信號,且技術(shù)指標(biāo)完全滿足實(shí)用系統(tǒng)的設(shè)計要求。 本文完成的主要工作和創(chuàng)新之處有:(1)基于雙通道模數(shù)轉(zhuǎn)換器AD10242設(shè)計高精度數(shù)據(jù)采集電路,為整個脈壓系統(tǒng)的工作提供必要的條件。完成了前端模擬信號輸入電路的優(yōu)化和差分輸入時鐘的產(chǎn)生,以實(shí)現(xiàn)高精度采樣。 (2)根據(jù)協(xié)議和脈壓系統(tǒng)的工作要求,以基于FPGAEP1K100QC208完成系統(tǒng)控制,使整個脈壓系統(tǒng)正確穩(wěn)定地工作。同時以該FPGA生成雙口RAM,實(shí)現(xiàn)數(shù)據(jù)暫存,以匹配采樣速率和脈壓系統(tǒng)頻率。 (3)設(shè)計基于4片高性能ADSP21160M的緊耦合并行處理系統(tǒng),以完成多波形頻域數(shù)字脈沖壓縮的全部運(yùn)算工作。4片DSP共享外部總線,且各DSP以鏈路口互連,進(jìn)行數(shù)據(jù)通信。各DSP還使用一個鏈路口連接到接口板DSP,將脈壓結(jié)果送出。 (4)以一片ADSP21160M和一片EP1K100QC208為核心,設(shè)計輸出板電路,完成數(shù)據(jù)對齊、求模和數(shù)據(jù)向下一級的輸出,并產(chǎn)生模擬輸出。 (5)調(diào)試并改進(jìn)處理板和輸出板。

    標(biāo)簽: FPGA DSP 多波形 壓縮系統(tǒng)

    上傳時間: 2013-06-11

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