本論文基于直接擴頻通信的理論設計了一種全數字的中頻接收機，使用Xilinx公司的FPGA芯片xc3s400作為接收機的主芯片，實現中頻數字信號的下變頻，基帶解調，PN碼的捕獲及跟蹤環路的設計并給出了它們的具體設計步驟及RTL級邏輯電路圖。本文對于數字下變頻器的設計、數字抑制載波恢復環的設計進行了詳細的論述，還使用Matlab中的Simulink對本接收機系統所要使用的全數字Costas環進行了功能仿真并給出了仿真結果。 本文使用高速模數轉換器AD9601對中頻模擬信號進行采樣，最后再用高速數模轉換器AD9740還原出原始信息，并給出了它們與核心芯片xc3s400的接口設計方法及原理電路圖。
上傳時間： 2013-07-30
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Actel SmartFusion智能混合信號FPGA在單個器件中整合了已經獲驗證且高度靈活的ProASIC?3 FPGA架構、先進的混合信號功能以及一個ARM? Cortex?-M3硬核處理器。SmartFusion能夠為嵌入式系統設計人員提供了多達50萬門用戶邏輯、13.8 Kb的通用FPGA RAM、眾多系統外設和可編程模擬電路，以及一個包含了100 MHz Cortex-M3處理器(64 Kb SRAM 和 512 Kb閃存)的微控制器子系統(MSS)。
標簽： SmartFusion Actel FPGA 智能混合
上傳時間： 2013-04-24
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本項目完成的是基于中國“數字電視地面廣播傳輸系統幀結構、信道編碼和調制”國家標準的發射端系統FPGA設計與實現。在本設計中，系統采用了Stratix系列的EP1S80F1020C5 FPGA為基礎構建的主硬件處理平臺。對于發射端系統，數據處理部分的擾碼器(隨機化)、前向糾錯編碼(FEC)、符號星座映射、符號交織、系統信息復用、頻域交織、幀體數據處理(OFDM調制)、同步PN頭插入、以及信號成形4倍插值滾降濾波器(SRRC)等各模塊都是基于FPGA硬件設計實現的。其中關鍵技術：TDS-OFDM技術及其和絕對時間同步的復幀結構、信號幀的頭和幀體保護技術、低密度校驗糾錯碼(LDPC)等，體現了國標的自主創新特點，為數字電視領域首次采用。其硬件實現，亦尚未有具體產品參考。 本文首先介紹了當今國內外數字電視的發展現狀，中國數字電視地面廣播傳輸國家標準的頒布背景。并對國標系統技術原理框架，發端系統的整體結構以及FPGA設計的相關知識進行了簡要介紹。在此基礎上，第三章重點、詳細地介紹了基于FPGA實現的發射端系統各主要功能模塊的具體結構設計，論述了系統中各功能模塊的FPGA設計和實現，包括設計方案、算法和結構的選取、FPGA實現、仿真分析等。第四章介紹了對整個系統的級連調試過程中，對系統結構進行的優化調整，并對級連后的整個系統的性能進行了仿真、分析和驗證。作者在項目中完成的工作主要有： 1.閱讀相關資料，了解并分析國標系統的技術結構和原理，分解其功能模塊。 2.制定了基于國標的發端系統FPGA實現的框架及各模塊的接口定義。 3.調整和改進了3780點IFFT OFDM調制模塊及滾降濾波器模塊的FPGA設計并驗證。 4.完成了擾碼器、前向糾錯編碼、符號星座映射、符號交織、系統信息復用、頻域交織、幀體數據處理、同步PN頭插入、以及信號成形4倍插值滾降濾波器等功能模塊的FPGA設計和驗證。 5.在系統級連調試中，利用各模塊數據結構特點，優化系統模塊結構。 6.完成了整個發射端系統FPGA部分的調試、分析和驗證。
上傳時間： 2013-04-24
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本文論述了嵌入式TCP/IP協議棧的實現，介紹了TCP/IP協議棧的原理，以及硬線實現TCP/IP協議棧的意義和應用。 第一章為緒論，介紹論文研究的目的、內容、意義和國內外研究發展的現狀。 第二章介紹FPGA設計的流程和Verilog HDL設計語言。著重介紹了FPGA的代碼輸入、編譯、綜合、仿真和下載等等步驟，并且介紹了FPGA設計中使用到的EDA軟件。介紹了Verilog HDL語言的起源，以及Verilog HDL語言的優缺點，并與VHDL語言進行了簡單的比較。 第三章介紹嵌入式系統要實現的經過剪裁的TCP/IP協議棧的內容。著重介紹了要實現的TCP/IP協議棧的子協議，包括TCP協議、UDP協議、IP協議、ARP協議、ICMP協議。在介紹這些協議的時候，介紹了這些協議的工作原理，以及這些協議要用到的報文的格式。 第四章介紹實現剪裁的TCP/IP協議棧的實現，具體介紹的經過剪裁的TCP/IP各個模塊的設計工作。這個部分著重介紹各個模塊的設計方法，實現各個模塊的過程。在設計完這些模塊后，對這些模塊的仿真進行了仿真。 第五章是全文的總結，概括了作者在這次畢業設計中的主要工作和課題的意義，同時指出了進一步工作的方向和需要解決的問題。
上傳時間： 2013-07-04
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在數字通信中，采用差錯控制技術(糾錯碼)是提高信號傳輸可靠性的有效手段，并發揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復雜程度相同的情況下，卷積碼的性能優于分組碼。 卷積碼的譯碼方法主要有代數譯碼和概率譯碼。代數譯碼是基于碼的代數結構；而概率譯碼不僅基于碼的代數結構，還利用了信道的統計特性，能充分發揮卷積碼的特點，使譯碼錯誤概率達到很小。 卷積碼譯碼器的設計是由高性能的復雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數傳系統，尤其是在衛星通信、移動通信等領域已被廣泛應用。 本論文對卷積碼編碼和Viterbi譯碼的設計原理及其FPGA實現方案進行了研究。同時，將交織和解交織技術應用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進行了比較。其次，討論了交織和解交織技術及其在糾錯碼中的應用。然后，介紹了FPGA硬件資源和軟件開發環境Quartus Ⅱ，包括數字系統的設計方法和設計規則。再有，對基于FPGA的維特比譯碼器各個模塊和相應算法實現、優化進行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真，并根據仿真結果分析了維特比譯碼器的性能。 分析結果表明，系統的誤碼率達到了設計要求，從而驗證了譯碼器設計的可靠性，所設計基于FPGA的并行Viterbi譯碼器適用于高速數據傳輸的場合。
上傳時間： 2013-04-24
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本文對嵌入硬核的FPGA布線通道寬度分布和改進FPGA布局算法進行了研究。文章在嵌入硬核的FPGA布線通道寬度分布研究中，引入了四種架構，其布線通道寬度分布函數分別為均勻、脈沖、高斯和三角分布。通過修改VPR工具的源代碼，使平臺適用于具有嵌入硬核的FPGA架構，利用MCNC基準電路來測試這四種架構的性能。實驗結果表明：在以網線平均長度作為指標的測試中，通道寬度均勻分布的架構具有更短的布線長度、更優的性能。
上傳時間： 2013-06-01
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隨著存儲技術的迅速發展，存儲業務需求的不斷增長，獨立的磁盤冗余陣列可利用多個磁盤并行存取提高存儲系統的性能。磁盤陣列技術采用硬件和軟件兩種方式實現，軟件RAID（Redundant Array of Independent Disks）主要利用操作系統提供的軟件實現磁盤冗余陣列功能，對系統資源利用率高，節省成本。硬件RAID將大部分RAID功能集成到一塊硬件控制器中，系統資源占用率低，可移植性好。 分析了軟件RAID的性能瓶頸，使用硬件直接完成部分計算提高軟件RAID性能。針對RAID5采用FPGA（Field Programmable Gate Array）技術實現RAID控制器硬件設計，完成磁盤陣列啟動、數據緩存（Cache）以及數據XOR校驗等功能。基于硬件RAID的理論，提出一種基于Virtex-4的硬件RAID控制器的系統設計方案：獨立微處理器和較大容量的內存；實現RAID級別遷移，在線容量擴展，在線數據熱備份等高效、用戶可定制的高級RAID功能；利用Virtex-4內置硬PowerPC完成RAID服務器部分配置和管理工作，運行Linux操作系統、RAID管理軟件等。控制器既可以作為RAID控制卡在服務器上使用，也可作為一個獨立的系統，成為磁盤陣列的調試平臺。 隨著集成電路的發展，芯片的體積越來越小，電路的布局布線密度越來越大，信號的工作頻率也越來越高，高速電路的傳輸線效應和信號完整性問題越來越明顯。RAID控制器屬于高速電路的范疇，在印刷電路板（Printed Circuit Block, PCB）實現時分別從疊層設計、布局、電源完整性、阻抗匹配和串擾等方面考慮了信號完整性問題，并基于IBIS（I/O Buffer Information Specification）模型進行了信號完整性分析及仿真。
上傳時間： 2013-04-24
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可編程控制器PLC以抗擾性強、可靠性高和編程靈活等特點在工業上得到廣泛應用，為了優化PLC系統設計，介紹一種基于MCS．51單片機的PLC仿真器，并給出了硬、軟件設計與實現方法。編程設計主要包括監控主
上傳時間： 2013-07-07
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本文介紹了一種利用MCS一51單片機技術研制的對鋼筋張力及拉伸長度進行測量的系統 并對該系統的功能、硬軟件實現進行了詳細的介紹。工程實踐表明：該系統測量準確、可靠、方便，能夠在實際工程中加以推廣應用。
上傳時間： 2013-04-24
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本項目完成的是中國地面數字電視融合方案發端系統的FPGA設計與實現。采用Stratix系列的EP1S80F1020C5FPGA為基礎構建了主硬件處理平臺。系統中能量擴散、LDPC編碼、符號交織、星座映射、同步PN頭插入、3780點IFFTOFDM調制以及信號成形4倍插值滾降濾波器等都是基于FPGA硬件設計實現的。本文首先介紹了數字電視的發展現狀，融合方案發端系統的整體結構以及FPGA設計的相關知識。第三章重點、詳細地介紹了基于FPGA的融合方案發端系統除LDPC編碼部分的各個模塊的具體實現，并對級連后的整個系統的性能進行了仿真、分析和驗證。第四章簡要介紹了與融合方案發端系統結構類似的一個窄帶LDPC解碼-誤碼測試實驗平臺發端的FPGA設計，并對該測試平臺的性能進行了分析驗證。我在項目中完成的工作主要有： 1.閱讀相關文獻資料，了解中國地面數字電視融合方案的整體結構和原理。 2.制定了整個發端系統FPGA實現的框架以及各模塊的接口定義。 3.完成了3780點IFFTOFDM的FPGA設計和驗證。 4.完成了4倍插值169階滾降濾波器的算法改進和FPGA設計與驗證。 5.完成了整個融合方案系統的功能仿真、分析和驗證。 6.完成了窄帶LDPC解碼-誤碼測試實驗平臺發端的FPGA設計以及仿真、驗證。
上傳時間： 2013-07-05
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