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電子通信系統(tǒng)的建模與仿真 第4章 電子線路仿真試驗 4.1 信號合并 4.2 微積分 4.3 觸發(fā)器 4.4 分頻器 4.5 使能開關(guān) 4.6 編程開關(guān) 4.7 移位寄存器 4.8 整流電路 4.9 駐波演示 4.10 超外差式接收機
標(biāo)簽： 4.1 4.2 4.3 4.4
上傳時間： 2016-09-06
上傳用戶：zwei41
該源碼為VHDL語言編寫的分頻器，在W-4b教學(xué)平臺上通過驗證
標(biāo)簽： VHDL 源碼 分頻器 語言
上傳時間： 2016-09-17
上傳用戶：erkuizhang
分頻器，用于時鐘信號的分頻及倍頻，供專業(yè)人事學(xué)習(xí)研究使用
標(biāo)簽： 分頻器
上傳時間： 2016-09-18
上傳用戶：caiiicc
Web挖掘技術(shù)在搜索引擎中的應(yīng)用與實現(xiàn) 介紹了PageRange , 結(jié)構(gòu)挖掘器 , 頁面分析器,中文分詞等技術(shù)
標(biāo)簽： PageRange Web 挖掘技術(shù) 中的應(yīng)用
上傳時間： 2016-09-21
上傳用戶：wweqas
用VERILOG HDL實現(xiàn)的任意 頻率分頻器源代碼，是一個通用的程序
標(biāo)簽： VERILOG HDL 頻率 分頻器
上傳時間： 2014-01-07
上傳用戶：alan-ee
本文使用實例描述了在 FPGA/CPLD 上使用 VHDL 進(jìn)行分頻器設(shè) 計，包括偶數(shù)分頻、非 50％占空比和 50％占空比的奇數(shù)分頻、半整數(shù) （N+0.5）分頻、小數(shù)分頻、分?jǐn)?shù)分頻以及積分分頻。所有實現(xiàn)均可 通過 Synplify Pro 或 FPGA 生產(chǎn)廠商的綜合器進(jìn)行綜合，形成可使 用的電路，并在 ModelSim 上進(jìn)行驗證。
標(biāo)簽： FPGA CPLD VHDL 分頻器
上傳時間： 2013-12-15
上傳用戶：從此走出陰霾
數(shù)控分頻器的設(shè)計數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時，將對輸入的時鐘信號有不同的分頻比，數(shù)控分頻器就是用計數(shù)值可并行預(yù)置的加法計數(shù)器設(shè)計完成的，方法是將計數(shù)溢出位與預(yù)置數(shù)加載輸入信號相接即可。
標(biāo)簽： 數(shù)控 分頻器 數(shù)據(jù) 輸入端
上傳時間： 2016-10-13
上傳用戶：wangzhen1990
fredivn.vhd 偶數(shù)分頻 fredivn1.vhd 奇數(shù)分頻 frediv16.vhd 16分頻 PULSE.vhd 數(shù)控分頻器
標(biāo)簽： vhd fredivn frediv PULSE
上傳時間： 2016-11-21
上傳用戶：zl5712176
主時鐘為15.36MHz的帶選通的8位輸出分頻器，可得到100Hz,120Hz,1kHz,10kHz的頻率
標(biāo)簽： 15.36 MHz 主時鐘 8位
上傳時間： 2016-11-28
上傳用戶：lizhen9880
該模塊為分頻器，將1KHZ的時鐘頻率分頻成每分鐘一次的時鐘頻率 事實上，該源碼可以實現(xiàn)任意整數(shù)的分頻，主要讓N的值設(shè)置好相應(yīng)的數(shù)字
標(biāo)簽： 模塊 分頻器
上傳時間： 2013-12-30
上傳用戶：xlcky
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