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等效電源

FPGA開發(fā)光盤各章節(jié)實例的設(shè)計工程與源碼

附錄光盤說明\r\n本書附贈的光盤包括各章節(jié)實例的設(shè)計工程與源碼，所有工程在下列軟件環(huán)境下運行通過：\r\n? Windows XP SP2\r\n? MATLAB\r\n? Altera Quartus II \r\n? synplify8.4\r\n? modelsim_ae6.1\r\n\r\n光盤目錄與實例名稱的對應(yīng)關(guān)系如下：\r\n\r\n cht02文件夾中存放的是書中第2章中的例子，讀者可以將一些簡單例子的代碼 \r\n拷貝到MATLAB命令窗口進(jìn)行運行，也可以把

標(biāo)簽： FPGA 發(fā)光工程源碼

上傳時間： 2013-08-11

上傳用戶：ecooo
amcc PPC405EP taihu 開發(fā)板 CPLD 源碼

amcc PPC405EP taihu 開發(fā)板 CPLD 源碼

標(biāo)簽： taihu amcc CPLD PPC

上傳時間： 2013-08-13

上傳用戶：invtnewer
CPLD與8051的總線接口VHDL源碼

CPLD與8051的總線接口VHDL源碼

標(biāo)簽： CPLD 8051 VHDL 總線接口

上傳時間： 2013-08-15

上傳用戶：yuchunhai1990
ACTEL的FPGA完整開發(fā)文擋含測試源碼

ACTEL的FPGA完整開發(fā)文擋含測試源碼

標(biāo)簽： ACTEL FPGA 測試源碼

上傳時間： 2013-08-16

上傳用戶：kristycreasy
TMS3205402Verilog HDL源碼

TMS3205402Verilog HDL源碼

標(biāo)簽： 3205402 Verilog TMS HDL

上傳時間： 2013-08-17

上傳用戶：shizhanincc
基于FPGA的交通燈的設(shè)計有Verilog HDL 源碼、仿真圖與引腳配置圖

基于FPGA的交通燈的設(shè)計有Verilog HDL 源碼、仿真圖與引腳配置圖，已下載實現(xiàn)\r\n

標(biāo)簽： Verilog FPGA HDL 交通燈

上傳時間： 2013-08-18

上傳用戶：BOBOniu
CPLD的CCD采集系統(tǒng)設(shè)計源碼

實現(xiàn)基于CPLD的CCD采集系統(tǒng)設(shè)計源碼

標(biāo)簽： CPLD CCD 采集系統(tǒng)設(shè)計

上傳時間： 2013-08-18

上傳用戶：pkzz021
基于FPGA的多功能數(shù)字鐘的設(shè)計與實現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼

基于FPGA的多功能數(shù)字鐘的設(shè)計與實現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時間設(shè)置，時間顯示，跑表，分頻，日期設(shè)置，日期顯示等

標(biāo)簽： Verilog FPGA HDL 多功能

上傳時間： 2013-08-18

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s3c2410開發(fā)板cpld源碼

s3c2410開發(fā)板cpld源碼，希望有些參考價值

標(biāo)簽： s3c2410 cpld 開發(fā)板源碼

上傳時間： 2013-08-20

上傳用戶：wtrl
FPGA RSIC CPU設(shè)計文檔和源碼是EDA中對CPU設(shè)計非常好用的程序

FPGA RSIC CPU設(shè)計文檔和源碼是EDA中對CPU設(shè)計非常好用的程序

標(biāo)簽： CPU FPGA RSIC EDA

上傳時間： 2013-08-21

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