數字圖像的壓縮是解決圖像數據量大、存儲和傳輸困難的基本措施。圖像壓縮的方法很多，一般可分為有損壓縮和無損壓縮兩大類。有損壓縮允許一定程度的信息丟失，在滿足實際應用的條件下能夠取得較高的壓縮比；無損壓縮不允許信息丟失，但是壓縮比難以提高。在醫學圖像、遙感圖像等應用領域，對于圖像的壓縮比和失真度都有著較高要求，因此需要采用近無損壓縮的方法。近無損壓縮是有損壓縮和無損壓縮的一個折衷，允許一定的失真，能夠獲得高保真還原圖像的同時，得到比無損壓縮更高的壓縮比。 JPEG-LS是連續色調靜止圖像無損和近無損壓縮的國際標準，算法復雜度低，壓縮性能優越，但是JPEG-LS對不同圖像壓縮時壓縮比不可控制。本文在研究JPEG-LS近無損圖像壓縮算法的基礎上，針對具體應用背景，提出了一種基于塊的近無損壓縮方法。進一步利用圖像局部紋理特性分析，對不同特性的區域容忍不同的信息丟失程度，實現了對圖像壓縮的碼率控制。針對某工程應用中的具體要求，我們以FPGA為平臺，采用Verilog HDL語言對改進算法進行了硬件實現。 實驗結果證明，這種基于塊的具有碼率控制的近無損圖像壓縮算法，在實現較為精確的碼率控制的同時，能夠獲得較高的還原圖像質量，而且硬件實現復雜度低，能夠滿足對圖像的實時壓縮要求。
標簽： 碼率控制 圖像壓縮
上傳時間： 2013-06-18
上傳用戶：zzbbqq99n
近年來，隨著網絡技術的發展和視頻編碼標準受到廣泛接受，視頻點播、視頻流和遠程教育等基于網絡的多媒體業務逐漸普及。為了對擁有不同終端資源，不同接入網絡以及不同興趣的用戶提供靈活的多媒體數據訪問服務，多媒體數據的內容需要根據應用環境動態調整，轉碼正是實現這一挑戰性任務的關鍵技術之一。 視頻轉碼對時間的要求非常苛刻，以至于用高速的通用微處理器芯片也無法在規定的時間內完成必要的運算。因此，必須為這樣的運算設計一個專用的高速硬線邏輯電路，在高速FPGA器件上實現或制成高速專用集成電路。用高密度的FPGA來構成完成轉碼算法所需的電路系統，實現專用集成電路的功能，因其成本低、設計周期短、功耗小、可靠性高、使用靈活等優點而成為適合本課題的最佳選擇。 本文根據MPEG-2中可變長編碼(VLC)理論，采用了兩級查找表減少了VLC存儲空間的使用，完成VLC編碼的實現。根據MPEG-2中關于System Packet的定義，針對FPGA可實現性，以空間換取復雜度的減少，實現了PES包的打包模塊。根據MPEG-2相應的轉碼理論，完成了對系統解碼模塊相應的連接和調試，對解碼模塊以真實的bit流進行了貼近板級的情況的仿真。根據MPEG-2中TM5的算法的局限性，分析得出只需要對P幀進行相應處理即可改進場景變換對視頻質量的影響，完成對TM5的算法的改進。通過性能估算和電路仿真，各模塊的吞吐率能夠滿足轉碼系統的要求。
標簽： MPEG2 FPGA 頻率 碼率
上傳時間： 2013-07-22
上傳用戶：shinesyh
數字射頻存儲器(Digital Radio FreqlJencyr：Memory DRFM)具有對射頻信號和微波信號的存儲、處理及傳輸能力，已成為現代雷達系統的重要部件。現代雷達普遍采用了諸如脈沖壓縮、相位編碼等更為復雜的信號處理技術，DRFM由于具有處理這些相干波形的能力，被越來越廣泛地應用于電子對抗領域作為射頻頻率源。目前，國內外對DRFM技術的研究還處于起步階段，DRFM部件在采樣率、采樣精度及存儲容量等方面，還不能滿足現代雷達信號處理的要求。 本文介紹了DRFM的量化類型、基本組成及其工作原理，在現有的研究基礎上提出了一種便于工程實現的設計方法，給出了基于現場可編程門陣列(Field Programmable Gate Array FPGA)實現的幅度量化DRFM設計方案。本方案的采樣率為1 GHz、采樣精度12位，具體實現是采用4個采樣率為250 MHz的ADC并行交替等效時間采樣以達到1 GHz的采樣率。單通道內采用數字正交采樣技術進行相干檢波，用于保存信號復包絡的所有信息。利用FPGA器件實現DRFM的控制器和多路采樣數據緩沖器，采用硬件描述語言(Very High Speed}lardware Description Language VHDL)實現了DRFM電路的FPGA設計和功能仿真、時序分析。方案中采用了大量的低壓差分信號(Low Voltage Differential Signaling LVDS)邏輯的芯片，從而大大降低了系統的功耗，提高了系統工作的可靠性。本文最后對采用的數字信號處理算法進行了仿真，仿真結果證明了設計方案的可行性。 本文提出的基于FPGA的多通道DRFM系統與基于專用FIFO存儲器的DRFM相比，具有更高的性能指標和優越性。
標簽： FPGA 數字射頻 存儲器
上傳時間： 2013-06-01
上傳用戶：lanwei
基于過采樣和∑-△噪聲整形技術的DAC能夠可靠地把數字信號轉換為高精度的模擬信號(大于等于16位)。采用這一架構進行數模轉換具有諸多優點，例如極低的失配噪聲和更高的可靠性，便于實現嵌入式集成等，最重要的是可以得到其他DAC結構所無法達到的精度和動態范圍。在高精度測量，音頻轉換，汽車電子等領域有著廣泛的應用價值。 本文采用∑-△結構以FPGA方式實現了一個具有高精度的數模轉換器，在24比特的輸入信號下，達到了約150dB的信噪比。作為一個靈活的音頻DAC實現方案。該DAC可以對CD/DVD/HDCD/SACD等多種制式下的音頻信號進行處理，接受并轉換采樣率為32/44.1/48/88.2/96/192kHz，字長為16/18/20/24比特的PCM數據，具備良好的兼容性和通用性。 由于非線性和不穩定性的存在，高階∑-△調制器的設計與實現存在較大的難度。本文綜合大量文獻中的經驗原則和方法，闡述了穩定的高階高精度調制器的設計流程；并據此設計了達到24bit精度和滿量程輸入范圍的的5階128倍調制器。本文創新性地提出了∑-△調制器的一種高效率流水線實現結構。分析表明，與其他常見的∑-△調制器實現結構相比，本方案具有結構簡單、運算單元少等優點；此外在同樣信號采樣率下，調制器所需的時鐘頻率大大降低。 文中的過采樣濾波模塊采用三級半帶濾波器和一個可變CIC濾波器級聯組成，可以達到最高128倍的過采樣比，同時具有良好的通帶和阻帶特性。在半帶濾波器的設計中采用了CSD編碼，使結構得到了充分的簡化。 本文提出的過采樣DAC方案具有可重配置結構，讓使用者能夠方便地控制過采樣比和調制器階數。通過積分梳狀濾波器的配置，能夠獲得32/64/128倍的不同過采樣比，從而實現對于32～192kHz多種采樣率輸入的處理。在不同輸入字長情況下，通過調制器的重構，則可以將調制器由高精度的5階模式改變為功耗更低的3階模式，滿足不同分辨率信號輸入時的不同精度要求。這是本文的另一創新之處。 目前，該過采樣DAC已經在XilinxVirtexⅡ系列FPGA器件下得到硬件實現和驗證。測試表明，對于從32kHz到192kHz的不同輸入信號，該DAC模塊輸出1比特碼流的帶內信噪比均能滿足24比特數據轉換應用的分辨率要求。
標簽： FPGA bit DAC 24
上傳時間： 2013-07-08
上傳用戶：從此走出陰霾
現場可編程門陣列(FPGA)是一種可實現多層次邏輯器件。基于SRAM的FPGA結構由邏輯單元陣列來實現所需要的邏輯函數。FPGA中，互連線資源是預先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實現的，所以相對于ASIC中互連線所占用的面積更大。為了節省芯片面積，一般都采用單個MOS晶體管來連接邏輯資源。MOS晶體管的導通電阻可以達到千歐量級，可分割金屬線段的電阻相對于MOS管來說是可以忽略的，然而它和地之間的電容達到了0.1pf[1]。為了評估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結果，但是基于此模型需要花費太多的時間。這在基于時序驅動的工藝映射和布局布線以及靜態時序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關盒都是由MOS管組成的。FPGA中的時延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對于MOS管的建模對FPGA時延估算有很大的影響意義。對于MOS管，Muhammad[15]采用導通電阻來代替MOS管，然后用。Elmore[3]時延和Rubinstein[4]時延模型估算互連時延。Elmore時延用電路的一階矩來近似信號到達最大值50％時的時延，而Rubinstein也是通過計算電路的一階矩估算時延的上下邊界來估算電路的時延，然而他們都是用來計算RC互連時延。傳輸管是非線性器件，所以沒有一個固定的電阻，這就造成了Elmore時延和Rubinstein時延模型的過于近似的估算，對整體評估FPGA的性能帶來負面因素。 本論文提出快速而精確的現場可編程門陣列FPGA中的互連資源MOS傳輸管時延模型。首先從階躍信號推導出適合50％時延的等效電阻模型，然后在斜坡輸入的時候，給出斜坡輸入時的時延模型，并且給出等效電容的計算方法。結果驗證了我們精確的時延模型在時間上的開銷少的性能。 在島型FPGA中，單個傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨作為輸入或者輸出管腳，以致于它們不是一個線網的起點就是線網的終點。而這恰恰忽略了管腳實際在物理上可以作為互連線來使用的情況(VPR認為dogleg現象本身對性能提高不多)。本論文通過對dogleg現象進行了探索，并驗證了在使用SUBSET開關盒的情況下，dogleg能提高FPGA的布通率。
標簽： FPGA 布線 法的研究
上傳時間： 2013-07-24
上傳用戶：yezhihao
基于FPGA的誤碼率測試儀設計基于FPGA的誤碼率測試儀設計
標簽： FPGA 誤碼率 試儀設計
上傳時間： 2013-08-02
上傳用戶：1159797854
多抽樣率信號處理是現代信號處理理論的一個重要分支，在最近十幾年取得了巨大的發展，并在很多方面得到了成功的應用。本文分別從時域和頻域的角度深入分析了抽樣率變換的規律，并進一步研究了多抽樣率系統的高效實現理論...
標簽： FPGA 抽樣 數字信號處理
上傳時間： 2013-07-05
上傳用戶：JIUSHICHEN
多抽樣率信號處理是現代信號處理理論的一個重要分支，在最近十幾年取得了巨大的發展，并在很多方面得到了成功的應用。本文分別從時域和頻域的角度深入分析了抽樣率變換的規律，并進一步研究了多抽樣率系統的高效實現理論和方案。多抽樣率系統需要通過濾波器來改善其性能。本文分析了一般濾波器設計的方法與理論，著重研究了積分梳狀濾波器和半帶濾波器這兩種多抽樣率濾波器，并根據多抽樣率信號處理的特點以及幾種高效濾波結構和濾波器，利用積分梳狀濾波器和半帶濾波器在FPGA上設計了2～256倍可編程抽取器。為了進一步分析多相結構在多抽樣率信號處理中的應用，使用多相結構設計了具有固定倍數的內插器。在論文的最后，詳細介紹了某型號雷達信號處理機的硬件設計及其FPGA設計。關鍵字：多抽樣率信號處理 抽取 內插 多相濾波 積分梳狀濾波器 半帶濾波器
上傳時間： 2013-06-12
上傳用戶：fxf126@126.com
· 摘要： 社會生產、生活的許多方面需要用到地磁定向,本文以磁阻傳感器為基礎,組合加速度計、溫度傳感器、A/D轉換芯片(ADS8364)以及DSP微控制器(MC56F8366)等器件構建了一個具有傾角補償的電子羅盤,試驗表明該系統具有良好的指向能力.
標簽： 磁阻傳感器 電子羅盤
上傳時間： 2013-07-09
上傳用戶：lw4463301
· 摘要： 以四相8/6極、5.5KW開關磁阻電動機(SRM)為研究對象,設計了一種結構簡單、性能可靠的開關磁阻電機調速(SRD)系統.該系統采用TMS320F240為主控單元,詳細介紹了功率電路和控制器的結構組成和工作原理,采用了改進型的不對稱半橋結構的功率變換器,并針對EXB841的不足之處加以改進.實驗表明此系統不僅結構簡單,而且運行效果良好.
標簽： 320F F240 TMS 320
上傳時間： 2013-04-24
上傳用戶：離殤
蟲蟲下載站版權所有 京ICP備2021023401號-1
