基于VHDL語言描述的一個(gè)分頻器，根據(jù)端口值，可作為四分頻，八分頻等分頻器使用。
標(biāo)簽： VHDL 語言 分頻器
上傳時(shí)間： 2013-12-31
上傳用戶：集美慧
如果車不動(dòng),請(qǐng)?jiān)O(shè)計(jì)算法:按馬走日的方法但又不能被車吃掉,用回溯法設(shè)計(jì)馬的走法,並打印出路程.可以做為軟體設(shè)計(jì)的參考
標(biāo)簽： 算法 回溯法 打印
上傳時(shí)間： 2014-01-06
上傳用戶：exxxds
matlab65優(yōu)化計(jì)算與設(shè)計(jì)操作說明,書中列有源碼及說明
標(biāo)簽： matlab 65 操作 有源
上傳時(shí)間： 2014-01-22
上傳用戶：talenthn
詞 法 分 析 器 Delphi7.0 很好的 東西 啊
標(biāo)簽： Delphi 7.0 分
上傳時(shí)間： 2013-12-18
上傳用戶：qb1993225
滙編語言的一個(gè)應(yīng)用實(shí)例﹐該程序的功能為統(tǒng)計(jì)學(xué)生信息的系統(tǒng)。
標(biāo)簽： 程序 系統(tǒng)
上傳時(shí)間： 2014-01-19
上傳用戶：wlcaption
非整數(shù)分頻器 分頻系數(shù)為無限不循環(huán)小數(shù) vhdl
標(biāo)簽： vhdl 整數(shù) 分頻器 分頻
上傳時(shí)間： 2015-08-17
上傳用戶：cccole0605
用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
標(biāo)簽： Verilog FPGA 分頻器
上傳時(shí)間： 2015-08-20
上傳用戶：songrui
windows32 匯編 8253分頻器
標(biāo)簽： windows 8253 32 匯編
上傳時(shí)間： 2013-12-01
上傳用戶：亞亞娟娟123
這是用VHDL 語言編寫的參數(shù)可以直接設(shè)置的2n倍時(shí)鐘分頻器，在運(yùn)用時(shí)，不需要閱讀VHDL源代碼，只需要把clk_div2n.vhd加入當(dāng)前工程便可以直接調(diào)用clk_div2n.bsf。
標(biāo)簽： VHDL 語言 編寫 參數(shù)
上傳時(shí)間： 2015-08-23
上傳用戶：xinyuzhiqiwuwu
本文件介紹的是用VerilogHDL語言設(shè)計(jì)分頻器和32位計(jì)數(shù)器.
標(biāo)簽： VerilogHDL 語言 分頻器 計(jì)數(shù)器
上傳時(shí)間： 2013-12-15
上傳用戶：縹緲
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