單片機(jī)仿真軟件，單片機(jī)開(kāi)發(fā)仿真環(huán)境keil.c51.v706.Full。
上傳時(shí)間： 2014-12-31
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溫濕度傳感器 sht11 仿真程序 sbit out =P3^0; //加熱口 //sbit input =P1^1;//檢測(cè)口 //sbit speek =P2^0;//報(bào)警 sbit clo =P3^7;//時(shí)鐘 sbit ST =P3^5;//開(kāi)始 sbit EOC =P3^6;//成功信號(hào) sbit gwei =P3^4;//個(gè)位 sbit swei =P3^3;//十位 sbit bwei =P3^2;//百位 sbit qwei =P3^1;//千位 sbit speak =P0^0;//報(bào)警音 sbit bjled =P0^1;//報(bào)警燈 sbit zcled =P0^2;//正常LED int count; uchar xianzhi;//取轉(zhuǎn)換結(jié)果 uchar seth;//高時(shí)間 uchar setl;//低時(shí)間 uchar seth_mi;//高時(shí)間 uchar setl_mi;//低時(shí)間 bit hlbz;//高低標(biāo)志 bit clbz; bit spbz; ///定時(shí)中斷程序/// void t0 (void) interrupt 1 using 0 { TH0=(65536-200)/256;//5ms*200=1000ms=1s TL0=(65536-200)%256; clo=!clo;//產(chǎn)生時(shí)鐘 if(count>5000) { if(hlbz) { if(seth_mi==0){seth_mi=seth;hlbz=0;out=0;} else seth_mi--; } if(!hlbz) { if(setl_mi==0){setl_mi=setl;hlbz=1;out=1;} else setl_mi--; } count=0; } else count++; } ///////////// ///////延時(shí)/////// delay(int i) { while(--i); } ///////顯示處理/////// xianshi() { int abcd=0; int i; for (i=0;i<5;i++) { abcd=xianzhi; gwei=1; swei=1; bwei=1; qwei=1; P1=dispcode[abcd/1000]; qwei=0; delay(70); qwei=1; abcd=abcd%1000; P1=dispcode[abcd/100]; bwei=0; delay(70); bwei=1; abcd=abcd%100; P1=dispcode[abcd/10]; swei=0; delay(70); swei=1; abcd=abcd%10; P1=dispcode[abcd]; gwei=0; delay(70); gwei=1; } } doing() { if(xianzhi>100) {bjled=0;speak=1;zcled=1;} else {bjled=1;speak=0;zcled=0;} } void main(void) { seth=60;//h60秒 setl=90;//l90秒 seth_mi=60;//h60秒 setl_mi=90;//l90秒 TMOD=0X01;//定時(shí)0 16位工作模式 TH0=(65536-200)/256; TL0=(65536-200)%256; TR0=1; //開(kāi)始計(jì)時(shí) ET0=1; //開(kāi)定時(shí)0中斷 EA=1; //開(kāi)全中斷 while(1) { ST=0; _nop_(); ST=1; _nop_(); ST=0; // EOC=0; xianshi(); while(!EOC) { xianshi(); } xianzhi=P2; xianshi(); doing(); } }
上傳時(shí)間： 2013-11-07
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電路仿真軟件
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Altera ModelSim 6.5仿真入門(mén)教程，需要的可自行下載。 平臺(tái) 軟件：ModelSim-Altera 6.5e （Quartus II 10.0） Starter Edition 內(nèi)容 1 設(shè)計(jì)流程 使用ModelSim仿真的基本流程為： 圖1.1 使用 ModelSim仿真的基本流程 2 開(kāi)始 2.1 新建工程 打開(kāi)ModelSim后，其畫(huà)面如圖2.1所示。
標(biāo)簽： ModelSim Altera 6.5 仿真
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ALTERA公司：用ModelSimSE進(jìn)行功能仿真和時(shí)序仿真的方法(ALTERA篇)之學(xué)習(xí)筆記
標(biāo)簽： ModelSimSE 時(shí)序仿真
上傳時(shí)間： 2013-11-08
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IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫(kù)的模塊，仿真時(shí)該文件也要加入工程。（在 ISE中點(diǎn)中該核，在對(duì)應(yīng)的 processes 窗口中運(yùn)行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
標(biāo)簽： modelsim 仿真 IP核 仿真庫(kù)
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摘要：?jiǎn)纹瑱C(jī)學(xué)習(xí)包括理論與實(shí)踐學(xué)習(xí)， 而實(shí)踐學(xué)習(xí)所占比例相對(duì)較多、 硬件投入大 ，在實(shí)踐學(xué)習(xí)中需要大量的實(shí)驗(yàn)儀器和設(shè)備 在具體的工程實(shí)踐中 如果因?yàn)榉桨赣姓`而進(jìn)行相應(yīng)的開(kāi)發(fā)設(shè)計(jì) 會(huì)浪費(fèi)較多的時(shí)間和經(jīng)費(fèi) 一般的單位或個(gè)人由于沒(méi)有較多的經(jīng)費(fèi)投入導(dǎo)致實(shí)踐學(xué)習(xí)環(huán)節(jié)比較薄弱 提出一種新的思路 較為全面地闡述采用軟件仿真實(shí)驗(yàn)的方法。
標(biāo)簽： Proteus Keil 單片機(jī) 虛擬仿真平臺(tái)
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電工小軟件合集
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單片機(jī)仿真軟件
標(biāo)簽： keil 單片機(jī)開(kāi)發(fā) 仿真環(huán)境 初學(xué)者
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PROTEUS教程合集
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