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TMS3205402Verilog HDL源碼
標(biāo)簽： 3205402 Verilog TMS HDL
上傳時(shí)間： 2013-08-17
上傳用戶(hù)：shizhanincc
基于FPGA的交通燈的設(shè)計(jì) 有Verilog HDL 源碼、仿真圖與引腳配置圖，已下載實(shí)現(xiàn)\r\n
標(biāo)簽： Verilog FPGA HDL 交通燈
上傳時(shí)間： 2013-08-18
上傳用戶(hù)：BOBOniu
實(shí)現(xiàn)基于CPLD的CCD采集系統(tǒng)設(shè)計(jì)源碼
標(biāo)簽： CPLD CCD 采集 系統(tǒng)設(shè)計(jì)
上傳用戶(hù)：pkzz021
基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳用戶(hù)：問(wèn)題問(wèn)題
s3c2410開(kāi)發(fā)板cpld源碼，希望有些參考價(jià)值
標(biāo)簽： s3c2410 cpld 開(kāi)發(fā)板 源碼
上傳時(shí)間： 2013-08-20
上傳用戶(hù)：wtrl
FPGA RSIC CPU設(shè)計(jì)文檔和源碼是EDA中對(duì)CPU設(shè)計(jì)非常好用的程序
標(biāo)簽： CPU FPGA RSIC EDA
上傳時(shí)間： 2013-08-21
上傳用戶(hù)：cppersonal
通過(guò)fpga產(chǎn)生時(shí)鐘的VHDL源碼，QII7.1下調(diào)試通過(guò)
標(biāo)簽： fpga VHDL 時(shí)鐘 源碼
上傳時(shí)間： 2013-08-24
在視頻設(shè)計(jì)中#通常要實(shí)現(xiàn)色空間轉(zhuǎn)換#該轉(zhuǎn)換是對(duì)后級(jí)信號(hào)進(jìn)行處理的基礎(chǔ)本文介紹一種RGB色空間到Y(jié)CrCb色空間轉(zhuǎn)換的電路設(shè)計(jì)
標(biāo)簽： YCrCb RGB 轉(zhuǎn)換 電路設(shè)計(jì)
上傳時(shí)間： 2013-08-28
上傳用戶(hù)：wendy15
ACTEL A3P StartKit FPGA開(kāi)發(fā)全套文擋（含測(cè)試源碼）
標(biāo)簽： StartKit ACTEL FPGA A3P
上傳用戶(hù)：litianchu
FPGA數(shù)字電子系統(tǒng)設(shè)計(jì)與開(kāi)發(fā)實(shí)例導(dǎo)航光盤(pán)內(nèi)附源碼
標(biāo)簽： FPGA 數(shù)字電子 開(kāi)發(fā)實(shí)例 導(dǎo)航
上傳用戶(hù)：r5100
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