隨著生物工程及醫學影像學的發展，磁共振成像在醫學診斷學方面發揮著越來越重要的角色。磁場的均勻性是大型醫療設備——核磁共振(MRI)成像的理論基礎，是評價該設備的一個重要的技術參數，磁場的均勻性分析也是電磁場理論分析的一個重要方向。良好、穩定的磁場均勻性對核磁共振圖像的信噪比(SNR)的提高有重要的意義，同時也是飽和壓脂序列實現的唯一條件。 該課題的主要內容是在介紹磁共振成像原理與磁共振超導磁體的超導勻場線圈的形狀及位置的基礎上，分析各個線圈中電流的大小與空間某點磁場強度的關系。同時借鑒磁共振成像原理，設計輔助測量水膜，對空間某一特定半徑的球體腔內各點的磁場強度進行自動化測量。在當前使用的被動式勻場的基礎上，利用分析軟件，對線圈的選擇及電流的大小進行計算與優化。實驗結果表明效果良好，磁場均勻度有很大的改善。 采用的主要方法是利用磁共振成像原理及傅里葉轉化技術去設計一種精確、方便、快捷的勻場方法。通過計算機模擬及有限元分析的方法進行計算、優化，最終得到理想的磁場均勻度。 良好的磁場均勻性是磁共振成像的基礎，是飽和壓脂序列(FATSAT)、平面回波成像(EPI)、彌散成像、頻譜分析等一系列近幾年新出現的先進序列實現的前提條件。從而為臨床醫學提供了一種先進的檢查手段，為疾病診治的及時性、準確性、可靠性及病灶確切位置的判斷都提供了基礎。 該文所介紹的磁場均勻性測量、分析方法以及在此基礎上設計的勻場計算分析軟件已在多臺磁共振安裝調試過程中得到應用，達到了預期的目的，能夠滿足現場調試的要求。該方法對于今后超導磁體磁共振的磁場均勻性調試，及在醫學影像學方面的發展有很好的應用價值。該項技術在該領域的推廣必然會提高磁場均勻性的精度，推動醫學影像學及臨床診斷學的發展。并能帶來良好的社會效益及經濟效益，具有關闊的應用前景。
上傳時間： 2013-04-24
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電能計量裝置安裝接線規則 DL/T 825-2002:本標準規定了電力系統中計費用和非計費用交流電能計量裝置的接線方式及安裝規定。
上傳時間： 2013-06-30
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隨著微處理器技術與信息技術的不斷發展，嵌入式系統的應用也進入到國防、工業、能源、交通以及日常生活中的各個領域。嵌入式系統的軟件核心是嵌入式操作系統。然而，國內在嵌入式系統軟件開發上有很多困難，主要有：國外成熟的RTOS大都價格昂貴并且不公開源代碼，用好這些操作系統需對計算機體系結構有深刻理解。針對以上問題，免費公開源代碼的嵌入式操作系統就倍受矚目了，μC/OS-II就是其中之一。μC/OS-II是面向中小型應用的、基于優先級的可剝奪嵌入式實時內核，其特點是小巧、性能穩定、可免費獲得源代碼。 本文在深入研究μC/OS-II內核基礎上，將其運用于實際課題，完成了基于ARM架構的μC/OS-II移植及實時同步交流采樣的誤差補償研究。本文主要工作內容和研究成果如下： 1.剖析了μC/OS-II操作系統內核，重點研究了μC/OS-II內核的任務管理與調度算法機理，得出了μC/OS-II內核優點：任務調度算法簡潔、高效、實時性較好(與Linux相比)。 2.介紹了ARM9體系架構，重點講敘了MMU(存儲管理單元)功能。為了提高交流采樣系統的取指令和讀數據速度，成功將MMU功能應用于本嵌入式系統中。 3.完成了μC/OS-II操作系統在目標板上的移植，主要用匯編語言編寫了啟動代碼、開關中斷、任務切換和首次任務切換等函數。 4.針對國內外提出的同步交流采樣誤差補償算法的局限性，本文從理論上對同步交流采樣的準確誤差進行了研究，并嘗試根據被測信號周期的首尾過零點的三角形相似法，求出誤差參數并對誤差進行補償。此外，考慮到采樣周期△T不均勻，經多次采樣后會產生累積誤差，本文也給出了采樣周期△T的優化算法。 5.完成了系統硬件設計，并根據補償算法和△T優化法則，編寫了相應采樣驅動和串口驅動。最后對實驗數據進行了分析和比較，得出重要結論：該補償算法實現簡單，計算機工作量小，精度較高。
上傳時間： 2013-04-24
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T-Kernel作為一種嵌入式操作系統，由于實時性和開源性，在嵌入式操作系統領域中的應用越來越廣泛。ARM是一款比較好的微處理器，T-Kernel在ARM上的應用研究基本上是空白，所以結合兩者進行研究促進T-Kernel在國內嵌入式領域的發展。同時，T-Kernel內部調度機制存在著優先級反轉缺陷，優先級反向使得高優先級任務的執行時間無法預測，增加了實時系統的不確定性。早期的解決協議較好地解決了優先級反轉問題，但同時也存在著自身不足之處。 針對T-Kernel存在的缺陷，在深入研究相關協議的基礎上，本論文提出了一種新的改進的優先級繼承協議。該協議設置超時保護機制，避免任務在獲取信號量時長時間的阻塞，結合Havender提出的“有序資源使用法”防止死鎖發生，給出該協議的分析過程，并把該協議結合到T-Kernel中。在這個基礎之上，建立研究開發平臺；針對硬件設備，研究引導程序的執行原理，實現系統的引導程序；構建T-Kennel內核；移植內核到開發板；最后對T-Kernel的啟動過程進行了詳細的分析。 T-Kernel在ARM上的移植研究，為嵌入式系統開發的提供了一種開發流程，同時對于T-Kernel的啟動過程的分析，為以后的應用程序開發提供了一個接口；對于T-Kernel存在的優先級反轉問題的解決，可以改進T-Kernel的實時性和靈活性，同時為實時系統的性能改進提供了參考。
上傳時間： 2013-04-24
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現階段，中國的自動售貨行業蓬勃發展。作為自動服務的核心部件，基于單片機的紙幣識別系統已經越來越不能滿足市場需求。 本文對基于uClinux操作系統和S3C4510B的紙幣識別系統的各個方面進行了研究。研究表明，紙幣識別系統要求能滿足硬實時性，但uClinux操作系統的實時性不強。由于uClinux功能強大，免費且資源豐富，如能成功改進本紙幣識別系統的實時性，紙幣識別系統將在成本，性能和功能性等方面有更大的優勢，所以對實時性進行改進將非常有意義。 在本紙幣識別系統中，紙幣特征采集子系統對實時性要求很高，需要滿足硬實時的要求，所以是否能滿足該子系統的實時性的要求，將是本紙幣識別系統能否很好工作的關鍵所在。通過對當前多種uClinux實時性改進方案進行了解和研究，參考了RTAI和RTLinux的工作原理，提出了基于uClinux操作系統和S3C4510B的紙幣識別系統的實時性改進方案。紙幣特征采集子系統主要依靠碼盤光耦產生的反饋信號生成硬件中斷，然后通過處理該中斷，實現對紙幣特征的采集。在本文提出的方案中，為了提高系統對硬件中斷的反應速度，避開uClinux對中斷的慢處理，在操作系統與硬件之間建立了一個特殊的硬件抽象層來管理中斷，并將紙幣特征采集功能與操作系統剝離，放入一個單獨的處理單元。通過這樣的處理，使得中斷產生時，硬件抽象層暫停uClinux操作系統的運行，直接將中斷交由紙幣特征采集處理單元處理，實時的完成紙幣特征數據的采集。
上傳時間： 2013-05-24
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隨著人們對于數字視頻和數字圖像的需求越來越大，數字電視廣播和手機電視迅速發展起來，但是人們對于數字圖像質量的要求也越來越高。對于觀眾來講，畫面的質量幾乎是最為重要的，然而由于信道傳輸特性不理想和加性噪聲的影響，不可避免地會產生誤碼，導致圖像質量的下降，甚至無法正常收看。因此，為了保障圖像質量就需要采用糾錯編碼(又稱信道編碼)的方式來實現通信。在數字視頻廣播系統(DVB)中，無論是衛星傳輸，電纜傳輸還是地面傳輸都采用了信道編碼。 本文首先深入研究DVB標準中的信道編碼部分的關鍵技術；然后依照DVB-T標準技術要求，設計并硬件實現了數字視頻傳輸的信道編解碼系統。在該系統中，編解碼器與信源端的接口利用了MPEG-2的視頻傳輸接口同步并行接口(SPI)，這種接口的應用讓系統具有很強的通用性；與信道端接口采用了G.703接口，具有G.703接口功能和特性的數據通信設備可以直接與數字通信設備連接，這使得應用時對于信道的選擇具有較大的靈活性。 在深入理解RS編解碼算法，卷積交織/解交織原理，卷積編碼/VITERBI譯碼算法原理的基礎上，本文給出了解碼部分的設計方案，并利用Xilinx公司的SpartanⅢ系列XC3S2000芯片完成方案的硬件實現。在RS解碼過程中引入了流水線機制，從而很大程度上提高了解碼效率。解交織器部分采用了RAM分區循環法，利用對RAM讀寫地址的控制實現解卷積交織，這種方法控制電路簡單，實現速度比較快，代價小。VITERBI譯碼器采用截尾譯碼，在幾乎不影響譯碼準確度的基礎上大大提高了解碼效率。
上傳時間： 2013-07-16
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隨著安全通信數據速率的提高,關鍵數據加密算法的軟件實施成為重要的系統瓶頸.基于FPGA的高度優化的可編程的硬件安全性解決方案提供了并行處理能力,并且可以達到所要求的加密處理性能(每秒的SSL或RSA運算次數)基準.網絡的迅速發展,對安全性的需要變得越來越重要.然而,盡管網絡技術進步很快,安全性問題仍然相對落后.由于FPGA所提供的設計優勢,特別是新的高速版本,網絡系統設計人員可以在這些網絡設備中經濟地實現安全性支持.FPGA是實現設計靈活性和功能升級的關鍵,對于容錯、IPSec協議和系統接口問題而言這兩點非常重要.而且,FPGA還為網絡系統設計人員提供了適應不同安全處理功能以及隨著安全技術的發展方便地增加對新技術支持的能力.標準加密/解決以及認證算法,如RC-4、DES、三次DES、MD-5以及安全哈希算法-1(SHA-1)被廣泛用于全球網絡安全系統中.本文介紹了基于PCI總線的加密卡的研制,硬件板卡的結構,著重論述了加密卡上加密模塊的實現,即用FPGA實現3DES及IDEA、MD5算法的過程,加密卡的工作原理,加密卡中多種密碼算法的配置原理,最后對3DES算法及IDEA、MD5算法的實現進行仿真,并繪制了板卡的原理圖,對PCI接口原理進行了闡述.在論文中,首先闡述了數據加密原理.介紹了數據加密的算法和數據加密的技術發展趨勢,并重點說明了3DES的算法.由于加密卡的生存空間在于其高速的加密性能與便捷的使用方式,所以,我們的加密卡采用的是基于PCI插槽的結構,遵從的是PCI2.2規范,理解并掌握PCI總線的規范是了解整個系統的重要一環,本文講述了PCI總線的特點和性能,以及總線的信號.由于遵從高速性的要求,我們在硬件選型的時候,選用的是TI公司高速DSP T M S 3 2 0 C 5 4 x:T I公司新推出的T M S 3 2 0 C 6 x系列D S P功能強,速度也非常快,但目前價格仍然太高,不適合一般加解密使用.而TMS3 2 0 C 5 4 x系列具有性能適中,價格低廉,產品成熟等特點,是較好的選擇.FPGA選用的XILINX公司的XC2V3000,在隨后的文章中,我們將會對這些器件特性做相應說明.并由此得出電路原理圖的繪制.文章的重點之一在于3DES算法及IDEA、MD5算法的FPGA實現,以Xilinx公司VIRTEXII結構的VXC2V3000為例,闡述用FPGA高速實現3DES算法及IDEA、MD5算法的設計要點及關鍵部分的設計.
上傳時間： 2013-04-24
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汽車行駛記錄儀是對車輛行駛速度、時間、里程以及有關車輛行駛的其他狀態信息進行記錄、存儲并可通過接口實現數據輸出的數字式電子記錄裝置。汽車行駛記錄儀的使用，對遏止疲勞駕駛、車輛超速等交通違章、約束駕駛人員的不良駕駛行為、保障車輛行駛安全以及道路交通事故的分析鑒定具有重要的作用。一個完整的汽車行駛記錄儀系統包括車載主機和上位機管理分析軟件兩部份。 在嵌入式技術被廣泛運用的今天，我國現在應用的汽車行駛記錄儀仍然多是運用8位或者16位單片機作為處理器，采用匯編語言，結構簡單功能單一。為了使嵌入式技術也在汽車行駛記錄儀中得到運用，同時為了滿足我國《汽車行駛記錄儀》GB/T 19056-2003標準要求，并與國際IEEE 1616標準接軌，本文設計了基于嵌入式系統的汽車行駛記錄儀，采用的是三星公司的S3C2410 32位處理器和Linux操作系統，這樣提高了系統的實時性，功能也得以擴展。 本文詳細論述了汽車行駛記錄儀系統主機模塊軟硬件的設計與實現，并且介紹了上位機管理分析軟件的設計。論文首先介紹了課題的研究背景，并對國內外汽車行駛記錄儀的研究現狀進行了概括，在此基礎上提出了本課題需要完成的目標。闡述了基于嵌入式系統的總體設計構思以及各個功能模塊不同方案優劣的比較，并對最終方案進行了描述，此后詳細介紹了各主要功能部件的特點及應用。 在系統軟件設計單元，對主機軟件開發環境、調試方法以及系統各功能模塊的流程設計做了詳細描述，同時介紹了BootLoader、Linux操作系統和設備驅動程序在S3C2410上的編譯和移植全過程。最后，論文對整個系統的功能和特點進行了總結，并對下一步工作以及記錄儀今后的發展進行了展望。
標簽： 汽車行駛記錄儀
上傳時間： 2013-05-25
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H.264/AVC是ITU-T和ISO聯合推出的新標準，采用了近幾年視頻編碼方面的先進技術，以較高編碼效率和網絡友好性成為新一代國際視頻編碼標準。 本文以實現D1格式的H.264/AVC實時編碼器為目標，作者負責系統架構設計，軟硬件劃分以及部分模塊的硬件算法設計與實現。通過對H.264/AVC編碼器中主要模塊的算法復雜度的評估，算法特點的分析，同時考慮到編碼器系統的可伸縮性，可擴展性，本文采用了DSP+FPGA的系統架構。DSP充當核心處理器，而FPGA作為協處理器，針對編碼器中最復雜耗時的模塊一運動估計模塊，設計相應的硬件加速引擎，以提供編碼器所需要的實時性能。 H.264/AVC仍基于以前視頻編碼標準的運動補償混合編碼方案，其中一個主要的不同在于幀間預測采用了可變塊尺寸的運動估計，同時運動向量精度提高到1/4像素。更小和更多形狀的塊分割模式的采用，以及更加精確的亞像素位置的預測，可以改善運動補償精度，提高圖像質量和編碼效率，但同時也大大增加了編碼器的復雜度，因此需要設計專門的硬件加速引擎。 本文給出了1/4像素精度的運動估計基于FPGA的硬件算法設計與實現，包括整像素搜索，像素插值，亞像素(1/2，1/4)搜索以及多模式選擇(支持全部七種塊分割模式)。設計中，將多處理器技術和流水線技術相結合，提供高性能的并行計算能力，同時，采用合理的存儲器組織結構以提供高數據吞吐量，滿足運算的帶寬要求，并使編碼器具有較好的可伸縮性。最后，在Modelsim環境下建立測試平臺，完成了對整個設計的RTL級的仿真驗證，并針對Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件進行優化，從而使工作頻率最終達到134MHz，分析數據表明該模塊能夠滿足編碼器的實時性要求。
上傳時間： 2013-07-24
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數字語音通信是當前信息產業中發展最快、普及面最廣的業務。語音信號壓縮編碼是數字語音信號處理的一個方面，它和通信領域聯系最為密切。在現有的語音編碼中，美國聯邦標準混合激勵線性預測（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的碼率下取得了較好的語音質量，具有廣闊的應用前景。 FPGA作為一種快速、高效的硬件平臺在數字信號處理和通信領域具有著獨特的優勢。現代大容量、高速度的FPGA一般都內嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來實現數字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構成的DSP系統非常易于修改、測試及硬件升級。 本論文闡述了一種基于FPGA的混合激勵線性預測聲碼器的研究與設計。首先介紹了語音編碼研究的發展狀況以及低速率語音編碼研究的意義，接著在對MELP算法進行深入分析的基礎上，提出了利用DSP Builder在Matlab中建模的思路及實現過程，最后本文把重點放在MELP聲碼器的編解碼器設計上，利用DSP Builder、QuartusⅡ分別設計了其中的濾波器、分幀加窗處理、線性預測分析等關鍵模塊。 在Simulink環境下運用SignalCompiler對編解碼系統進行功能仿真，為了便于仿真，系統中沒有設計的模塊在Simulink中用數學模型代替，仿真結果表明，合成語音信號與原始信號很好的擬合，系統編解碼后語音質量基本良好。
上傳時間： 2013-06-02
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