該文針對復(fù)雜信號實(shí)時處理的困難,提出了采用FPGA來實(shí)現(xiàn)信號處理的方法,并根據(jù)系統(tǒng)需要設(shè)計(jì)了一個嵌入式實(shí)驗(yàn)平臺.根據(jù)FPGA實(shí)現(xiàn)信號處理的關(guān)鍵點(diǎn):設(shè)計(jì)合理的FPGA結(jié)構(gòu),體現(xiàn)算法的并行性和流水性,論文著重分析了用FPGA實(shí)現(xiàn)陣列結(jié)構(gòu)處理的具體方法和實(shí)現(xiàn)過程.論文從分析算法的并行度入手,提出用相關(guān)圖方法直觀反映算法的相關(guān)性,在此基礎(chǔ)上設(shè)計(jì)了算法的信號流圖結(jié)構(gòu)和脈動陣列結(jié)構(gòu).并針對典型信號處理算法(矩陣運(yùn)算、卷積運(yùn)算)進(jìn)行了并行度分析,相關(guān)圖設(shè)計(jì)和從相關(guān)圖導(dǎo)出脈動陣列結(jié)構(gòu)的研究.同時針對FPGA特點(diǎn),提出了采用CORDIC結(jié)構(gòu)來設(shè)計(jì)通用運(yùn)算單元,給出其流水實(shí)現(xiàn)的結(jié)構(gòu),結(jié)合脈動陣列結(jié)構(gòu)提高了矩陣運(yùn)算性能.最后設(shè)計(jì)一個以32位CPU為核心的實(shí)驗(yàn)平臺,編寫了啟動程序和診斷程序.
標(biāo)簽：
FPGA
信號處理
法的研究
實(shí)驗(yàn)
上傳時間：
2013-04-24
上傳用戶：1427796291
