工業(yè)領域中需要大量的AC/DC整流電源。隨著現(xiàn)代電力電子技術的不斷發(fā)展，人們曰益意識到低功率因數(shù)整流系統(tǒng)造成了諧波污染和電網(wǎng)公害。因此消除電網(wǎng)諧波污染，提高功率因數(shù)，成為整流系統(tǒng)的發(fā)展趨勢。由于中大功率的電力電子設備在電網(wǎng)中占很大的比重，因此高功率因數(shù)的三相整流器的研究已成為當今國內外研究的一大熱點。 隨著數(shù)字控制技術的不斷發(fā)展，越來越多的控制策略通過數(shù)字信號處理器(DSP)得以實現(xiàn)。數(shù)字控制的特有優(yōu)點：簡化硬件電路，克服了模擬電路中參數(shù)溫度漂移的問題，控制靈活且易實現(xiàn)先進控制等，使得所設計的電源產品不僅性能可靠，且易于大批量生產，從而降低了開發(fā)周期。因此，數(shù)字化控制電源已成為當今于開關電源產品設計的潮流。 本文首先給出了幾種常見的三相功率因數(shù)校正方案，并對其進行了比較和分析，在前面的基礎上提出了：三相三開關三電平拓撲結構和雙閉環(huán)控制的策略結合的三相PFC系統(tǒng)。緊接著介紹了DSP芯片的特點及其在電力電子裝置中的應用，首先介紹目前DSP芯片的發(fā)展，通過比較選定了TI公司的TMSLF2407芯片作為本文的處理芯片，而后基于對TMSLF2407芯片的內部資源和該芯片數(shù)字式PWM信號產生的原基于DSP的三相有源功率因數(shù)校正研究與設計理的分析，提出了三相PFC的數(shù)字化解決方案。在第四章中介紹了基于DSP數(shù)字控制的PFC的總體設計方案，電路所采用的是基于平均電流方案的雙閉環(huán)控制策略。內環(huán)通過瞬時值控制獲得快速的動態(tài)性能，保證輸出畸變率較低，外環(huán)使用輸出電壓的瞬時值控制，具有較高的輸出精度。本文最后應用仿真軟件MATLAB中的SIMULINK對系統(tǒng)進行仿真，驗證控制策略的可行性，并有助于系統(tǒng)主電路和控制電路的設計。對于三相變換器這種復雜的非線性系統(tǒng)，需要模擬、數(shù)字信號混合仿真，仿真比較難以實現(xiàn)。一是因為模型難以建立二是即使建立起一個模型，由于電路復雜，仿真軟件也未必能保證其收斂性。所以經(jīng)過簡化，利用MATLAB中的SIMULINK構建了變換器的電壓模型，用于驗證設計方法和設計參數(shù)的正確性。
標簽： DSP 三相 有源功率因數(shù)校正
上傳時間： 2013-05-31
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快速傅立葉變換(FFT)技術是數(shù)字信號處理中的核心技術，它已廣泛應用于數(shù)字信號處理的各個領域，長期以來一直是一個重要的研究課題。近年來，專用數(shù)字信號處理器以其優(yōu)化的硬件結構和優(yōu)良的性能價格比為FFT的實現(xiàn)提供了一種有效的途徑，其中最具有代表性的是美國TI公司的TMS320系列DSP。 本文首先分析了常用FFT算法原理，并進行了算法的討論和比較，然后詳細論述了以浮點型DSP為核心的實現(xiàn)FFT算法的硬件平臺的設計。平臺的硬件電路主要包括數(shù)據(jù)采集部分、數(shù)據(jù)處理部分、數(shù)據(jù)存儲部分和數(shù)據(jù)顯示部分。其中采集部分采用12位高速的A/D轉換芯片MAX197，數(shù)據(jù)處理部分采用32位浮點型DSP芯片-TMS320VC33，數(shù)據(jù)存儲部分采用了大容量的FLASH芯片——K9F2808UOA，數(shù)據(jù)顯示部分采用PHILIPS公司的高亮度、寬視角的TFT彩色液晶顯示屏。 為了擴展系統(tǒng)的通信能力，通信接口我們選擇CAN總線。軟件部分選用了頻率抽取基2FFT、分裂基FFT和實序列FFT算法，用C語言進行編程。最后部分是進行軟硬件的聯(lián)合調試，并在此基礎上進行了FFT算法實現(xiàn)。 論文結尾以實際的實驗曲線分析驗證了算法的正確性，同時針對實驗中產生的誤差找出了原因，并提出了解決的方法。實驗結果表明采用浮點DSP實現(xiàn)FFT算法方便且有較高的實時性，可以應用到電力系統(tǒng)諧波分析、振動測試及鐵路檢測等各個領域。
上傳時間： 2013-04-24
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本文主要研究采用以太網(wǎng)接口芯片RTL8019AS和TCP/IP協(xié)議實現(xiàn)嵌入式WEB服務器，此服務器可以使各種帶串口的工控設備和數(shù)據(jù)采集設備很容易地連接到Internet，這樣就能夠利用Internet實現(xiàn)對各種嵌入式設備的低成本遠程訪問和資源共享。 本研究實現(xiàn)的嵌入式WEB服務器以STC89C51系列單片機為核心，用其串口作為與嵌入式設備的接口，用RTL8019AS芯片和RJ-45作為以太網(wǎng)接口，并通過軟件實現(xiàn)RS-232與TCP/IP協(xié)議的轉換，通過以太網(wǎng)實現(xiàn)嵌入式設備與遠程計算機之間的雙向數(shù)據(jù)通信，給出了硬件設計和軟件實現(xiàn)方案。硬件主要研究微控制器和以太網(wǎng)控制芯片之間的接口設計和以太網(wǎng)控制芯片RTL8019AS的驅動。軟件部分研究實現(xiàn)了TCP/IP的各層協(xié)議，包含了ARP、IP、ICMP、UDP、TCP、HTTP等，在實際中得以應用，如對于蓄電池電壓的遠程檢測等。 研究結果表明，利用嵌入式WEB服務器將嵌入式設備連入Internet網(wǎng)絡是切實可行的。經(jīng)實驗測試整個系統(tǒng)占用資源少，成本較低、移植性較好，能夠完成常用的相關網(wǎng)絡通訊功能，網(wǎng)絡數(shù)據(jù)傳輸可靠性較好。
上傳時間： 2013-04-24
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數(shù)字信息時代帶來了“信息大爆炸”，使數(shù)據(jù)量大增，而數(shù)字圖像數(shù)據(jù)更是如此，如果不對圖像數(shù)據(jù)進行有效的壓縮，那么圖像信息的存儲與傳輸將無法進行。顯然，尋求一種高效的圖像壓縮系統(tǒng)具有很大的現(xiàn)實意義。 本文基于大規(guī)模現(xiàn)場可編程邏輯陣列(FPGA)和高速數(shù)字信號處理器(DSP)協(xié)同作業(yè)，來完成實時圖像處理的系統(tǒng)設計。出于對系統(tǒng)設計上的性能和功耗方面的考慮，系統(tǒng)中FPGA 選用的是ALTERA公司的Cyclone系列芯片EP1C12Q240C8，DSP選用的是TI公司的55x系列芯片TMS320VC5502。該系統(tǒng)集圖像采集、壓縮、顯示和存儲功能于一體，其中DSP為主處理器負責圖像處理，F(xiàn)PGA為協(xié)處理器負責系統(tǒng)的所有數(shù)字邏輯控制。FPGA和DSP的工作之間形成流水，并且借助于一片雙口RAM(CY7C025AV-15AI)完成兩者的通訊。結合FPGA和DSP自身的特點，本文提出一種新穎的信息通信方式，借助于一片雙口RAM，其內部按其存儲空間等分兩塊，利用乒乓技術完成對高速實時的圖像數(shù)據(jù)緩沖。 該系統(tǒng)從視頻采集、傳輸、壓縮到圖像存儲等整個過程的工作，分別由FPGA和DSP承擔。充分考慮到它們自身的優(yōu)缺點，在滿足系統(tǒng)實時性要求的同時，結構靈活，便于以后的擴展與升級。結果表明，在TMS320VC5502實現(xiàn)了對采集圖像的JPEG壓縮，效果良好且滿足了實時性的要求，因此系統(tǒng)的功能得到了總體上的驗證。 關鍵詞：圖像處理；FPGA；DSP；JPEG
上傳時間： 2013-06-11
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隨著圖像處理技術的不斷發(fā)展，圖像處理技術在國民經(jīng)濟和社會生活的各個方面都得到了廣泛的運用。與此同時，人們對圖像處理的要求也越來越高。傳統(tǒng)的數(shù)字圖像處理器件主要有專用集成芯片（Application Specific Integrated Circuit）和數(shù)字信號處理器（Digital Signal Process）。進入20世紀以來，伴隨著半導體技術的發(fā)展，現(xiàn)場可編程門陣列FPGA以其應用靈活、集成度高、功能強大、設計周期短、開發(fā)成本低的特點，越來越多地被應用在圖像處理領域。大量實踐證明，F(xiàn)PGA的并行處理能力與流水線作業(yè)能顯著地提高圖像處理的速度，因此基于FPGA的圖像處理系統(tǒng)有著廣闊的發(fā)展前景。 本文研究的是一個在嵌入式視頻監(jiān)控系統(tǒng)下的圖像預處理子系統(tǒng)。首先實現(xiàn)了一個通用可重復配置的圖像處理算法研究硬件平臺，完成圖像的采集、接收、處理、存儲、輸出等功能。由于FPGA本身具有完全的可重復配置性，所以該架構的硬件平臺可以很方便的升級和重復配置。其次在該平臺上，本文使用Verilog HDL硬件語言在FPGA芯片上實現(xiàn)了多種圖像預處理算法。在實現(xiàn)過程中，為了充分發(fā)揮FPGA在并行處理方面的強大功能，本文對算法做了一定的改進，使其盡量能使用并行處理的方式來完成。實驗結果表明，本圖像預處理系統(tǒng)能在毫秒級高速地完成多種圖像算法，完全能夠滿足視頻監(jiān)控系統(tǒng)50幀/秒的輸出要求。 最后根據(jù)視頻監(jiān)控系統(tǒng)在實際運用中出現(xiàn)的噪聲類型多樣化的情況，我們設計了一種基于反饋理論的圖像處理效果控制模塊。該模塊能通過對處理后圖像峰值信噪比（PSNR）的分析，控制FPGA對下一幅圖像的噪聲采用更有針對性的圖像處理方法。
上傳時間： 2013-05-20
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任意波形發(fā)生器已成為現(xiàn)代測試領域應用最為廣泛的通用儀器之一，代表了信號源的發(fā)展方向。直接數(shù)字頻率合成(DDS)是二十世紀七十年代初提出的一種全數(shù)字的頻率合成技術，其查表合成波形的方法可以滿足產生任意波形的要求。由于現(xiàn)場可編程門陣列(FPGA)具有高集成度、高速度、可實現(xiàn)大容量存儲器功能的特性，能有效地實現(xiàn)DDS技術，極大的提高函數(shù)發(fā)生器的性能，降低生產成本。 本文首先介紹了函數(shù)波形發(fā)生器的研究背景和DDS的理論。然后詳盡地敘述了用FPGA完成DDS模塊的設計過程，接著分析了整個設計中應處理的問題，根據(jù)設計原理就功能上進行了劃分，將整個儀器功能劃分為控制模塊、外圍硬件、FPGA器件三個部分來實現(xiàn)。最后就這三個部分分別詳細地進行了闡述。 在實現(xiàn)過程中，本設計選用了Altera公司的EP2C35F672C6芯片作為產生波形數(shù)據(jù)的主芯片，充分利用了該芯片的超大集成性和快速性。在控制芯片上選用了三星公司的上S3C2440作為控制芯片。本設計中，F(xiàn)PGA芯片的設計和與控制芯片的接口設計是一個難點，本文利用Altera的設計工具QuartusⅡ并結合Verilog—HDL語言，采用硬件編程的方法很好地解決了這一問題。論文最后給出了系統(tǒng)的測量結果，并對誤差進行了一定分析，結果表明，可輸出步進為0.01Hz，頻率范圍0.01Hz～20MHz的正弦波、三角波、鋸齒波、方波，或0.01Hz～20KHz的任意波。通過實驗結果表明，本設計達到了預定的要求，并證明了采用軟硬件結合，利用FPGA技術實現(xiàn)任意波形發(fā)生器的方法是可行的。
標簽： FPGA 函數(shù)信號發(fā)生器
上傳時間： 2013-08-03
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隨著科學技術的快速發(fā)展和數(shù)據(jù)采集系統(tǒng)的廣泛應用，人們對數(shù)據(jù)采集系統(tǒng)的速度、精度、易操作性以及實時性的要求也在不斷地提高。通用串行總線USB作為一種新型的微機總線接口規(guī)范，以其使用方便、易于擴展、速度快等優(yōu)點而被廣泛地應用于數(shù)據(jù)采集系統(tǒng)中。現(xiàn)場可編程門陣列最大的特點是結構靈活，開發(fā)周期較短，適合于實時信號處理，已被廣泛應用于通信、數(shù)據(jù)采集、圖像處理等諸多領域。 @@ 本文充分利用USB和FPGA的上述優(yōu)點，設計了一種基于USB2.0技術和FPGA技術相結合的高速數(shù)據(jù)采集系統(tǒng)。 @@ 首先，對數(shù)據(jù)采集基本理論及系統(tǒng)相關技術進行了簡單地介紹。 @@ 其次，對以ADC轉換器(TLC5510)、FPGA芯片(EP1C6Q240C8)為控制器和USB接口芯片(CY7C68013A-56，簡稱FX2)為主的數(shù)據(jù)采集系統(tǒng)進行了硬件設計和分析，并在此設計的基礎上給出相應的原理圖、PCB。硬件設計主要包括FPGA與ADC和FX2之間的接口電路設計以及硬件邏輯設計。 @@ 再次，根據(jù)系統(tǒng)需求，對系統(tǒng)軟件部分進行了設計，分三部分：一是為滿足FX2在USB上的最大傳輸速率而編寫的固件程序；二是在PC機中的WindowsXP系統(tǒng)下利用GPD編寫USB設備驅動程序；三是充分了解FX2的主要功能特點，并編寫出應用程序。 @@ 最后，對系統(tǒng)的軟硬件進行了調試，給出了調試結果和分析，對出現(xiàn)的問題給出了解決方案。結果表明，系統(tǒng)符合設計要求。 @@關鍵詞：USB2.0；FPGA；SOPC；數(shù)據(jù)采集；固件；
上傳時間： 2013-06-21
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隨著中國二代導航系統(tǒng)的建設，衛(wèi)星導航的應用將普及到各個行業(yè)，具有自主知識產權的衛(wèi)星導航接收機的研究與設計是該領域的一個研究熱點。在接收機的設計中，對于成熟技術將利用ASIC芯片進行批量生產，該芯片是專用芯片，一旦制造成型不能改變。但是對于正在研究的接收機技術，特別是在需要利用接收機平臺進行提高接收機性能研究時，利用FPGA通用可編程門陣列芯片是非常方便的。在FPGA上的研究成果，一旦成熟可以很方便的移植到ASIC芯片，進行批量生產。本課題就是基于FPGA研究GPS并行捕獲技術的硬件電路，著重進行了其中一個捕獲通道的設計和實現(xiàn)。 GPS信號捕獲時間是影響GPS接收機性能的一個關鍵因素，尤其是在高動態(tài)和實時性要求高的應用中或者對弱GPS信號的捕獲方面。因此，本文在滑動相關法基礎上引出了基于FFT的并行快速捕獲方法，采用自頂向下的方法對系統(tǒng)進行總體功能劃分和結構設計，并采用自底向上的方法對系統(tǒng)進行功能實現(xiàn)和驗證。 本課題以Xilinx公司的Spartan3E開發(fā)板為硬件開發(fā)平臺，以ISE9.2i為軟件開發(fā)平臺，采用Verilog HDL編程實現(xiàn)該系統(tǒng)。并利用Nemerix公司的GPS射頻芯片NJ1006A設計制作了GPS中頻信號產生平臺。該平臺可實時地輸出采樣頻率為16.367MHz的GPS數(shù)字中頻信號。 本課題主要是基于采樣率變換和FFT實現(xiàn)對GPS C/A碼的捕獲。該算法利用平均采樣的方法，將信號的采樣率降低到1.024 MHz，在低采樣率下利用成熟的1024點FFT IP核對C/A碼進行粗捕，給出GPS信號的碼相位(精度大約為1/4碼片)和載波的多普勒頻率，符合GPS后續(xù)跟蹤的要求。 同時，由于FFT算法是以資源換取時間的方法來提高GPS捕獲速度的，所以在設計時，合理地采用FPGA設計思想與技巧優(yōu)化系統(tǒng)。基于實用性的要求，詳細的給出了基于FFT的GPS并行捕獲各個模塊的實現(xiàn)原理、實現(xiàn)結構以及仿真結果。并達到降低系統(tǒng)硬件資源，能夠快速、高效地實現(xiàn)對GPS C/A碼捕獲的要求。 本研究是導航研究所承擔的國家863課題“利用多徑信號提高GNSS接收機性能的新技術研究”中關于接收機信號捕獲算法的一部分，對接收機的設計具有一定的參考價值。
上傳時間： 2013-07-22
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通用異步收發(fā)器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時支持短距離和長距離數(shù)據(jù)傳輸?shù)拇型ㄐ沤涌冢粡V泛應用于微機和外設之間的數(shù)據(jù)交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專用的串行接口芯片的缺點是數(shù)據(jù)傳輸速率比較慢，難以滿足高速率數(shù)據(jù)傳輸?shù)膱龊希匾木褪撬鼈兌季哂胁豢梢浦残裕虼艘眠@些芯片來實現(xiàn)PC機和FPGA芯片之間的通信，勢必會增加接口連線的復雜程度以及降低整個系統(tǒng)的穩(wěn)定性和有效性。 本課題就是針對UART的特點以及FPGA設計具有可移植性的優(yōu)勢，提出了一種基于FPGA芯片的嵌入式UART設計方法，其中主要包括狀態(tài)機的描述形式以及自頂向下的設計方法，利用硬件描述語言來編制UART的各個子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內部，這樣不僅能解決傳統(tǒng)UART芯片的缺點而且同時也使整個系統(tǒng)變得更加具有緊湊性以及可靠性。 本課題所設計的LIART支持標準的RS-232C傳輸協(xié)議，主要設計有發(fā)送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個獨立的數(shù)據(jù)緩沖區(qū)FIFO模塊。該模塊具有可變的波特率、數(shù)據(jù)幀長度以及奇偶校驗方式，還有多種中斷源、中斷優(yōu)先級、較強的抗干擾數(shù)據(jù)接收能力以及芯片內部自診斷的能力，模塊內分開的接收和發(fā)送數(shù)據(jù)緩沖寄存器能實現(xiàn)全雙工通信。除此之外最重要的是利用IP模塊復用技術設計數(shù)據(jù)緩沖區(qū)FIFO，采用兩種可選擇的數(shù)據(jù)緩沖模式。這樣既可以應用于高速的數(shù)據(jù)傳輸環(huán)境，也能適合低速的數(shù)據(jù)傳輸場合，因此可以達到資源利用的最大化。 在具體的設計過程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開發(fā)環(huán)境中對各個功能模塊進行綜合優(yōu)化、仿真驗證以及下載實現(xiàn)。各項數(shù)據(jù)結果表明，本課題中所設計的UART滿足預期設計目標。
上傳時間： 2013-08-02
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通信與信息技術行業(yè)飛速發(fā)展，已成為我國支柱產業(yè)之一。隨著該行業(yè)的迅速發(fā)展，社會對具備實際動手能力人才的需求也不斷增加，高校通信教學改革勢在必行。在最初的通信原理實驗設備中每個實驗獨立占用一塊硬件資源，隨著EDA技術的發(fā)展，實驗設備廠商將CPLD/FPGA技術作為獨立的一項實驗內容，加入到通信原理實驗設備中。FPGA技術具備集成度高、速度快和現(xiàn)場可編程的優(yōu)勢，適合高集成度和高速的時序運算。本文總結現(xiàn)有通信原理實驗設備的優(yōu)缺點，采用FPGA技術設計出集驗證性和設計性于一體，具備較高的綜合性和系統(tǒng)性的通信原理實驗系統(tǒng)。 本系統(tǒng)提供了一個開放性的硬件、軟件平臺，從培養(yǎng)學生實際動手能力出發(fā)，利用FPGA在通用的硬件上實現(xiàn)所有實驗內容。學生在本系統(tǒng)上除了能完成已固化的實驗內容，還可以實現(xiàn)電子設計開發(fā)和驗證。這對培養(yǎng)學生的實踐能力大有裨益。 本文結合數(shù)字通信系統(tǒng)基本模型，把基于FPGA的通信原理實驗系統(tǒng)劃分為信號源模塊、發(fā)送端模塊、信道仿真模塊、接收端模塊和同步模塊幾部分。其中，模擬信號源采用DDS技術，能夠生成非常高的頻率精度，可作為任意波形發(fā)生器。發(fā)送端和接收端模塊結合到一起組成多體制調制解調器，形成多頻段、多波形的軟件無線電系統(tǒng)。載波同步采用全數(shù)字COSTAS環(huán)提取技術，具備良好的載波跟蹤特性，利用對載波相位不敏感 的Gardner算法跟蹤位同步信號。 本文首先介紹了通信原理實驗系統(tǒng)的研究現(xiàn)狀和意義；然后根據(jù)通信系統(tǒng)模型從《通信原理》各個章節(jié)中提煉出各模塊的實驗內容，分別列出各實驗的數(shù)字化實現(xiàn)模型；繼而根據(jù)各模塊資源需求選取合適FPGA芯片，并給出硬件設計方案；最后，給出各模塊在FPGA上具體實現(xiàn)過程、系統(tǒng)測試結果及分析。測試和實際運行結果表明設計方法正確，且功能和技術指標滿足設計要求。 關鍵詞：通信原理，實驗系統(tǒng)，F(xiàn)PGA，DDS，多體制調制解調，全數(shù)字COSTAS環(huán)，位同步
標簽： FPGA 通信原理 實驗系統(tǒng)
上傳時間： 2013-07-07
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