基于數(shù)字微鏡器件（Digital Micro-mirror Device，DMD）的哈達(dá)瑪變換光譜技術(shù)是一種新型的光譜成像技術(shù)，在國內(nèi)很少有專門的文獻(xiàn)介紹[1-3]。文中先介紹了本實(shí)驗(yàn)采用的哈達(dá)瑪光譜儀樣機(jī)的原理以及哈達(dá)瑪成像光譜儀優(yōu)于傳統(tǒng)模板的獨(dú)特之處，即獲得多通道高能量高信噪比的光譜數(shù)據(jù)，然后描述對采集到的數(shù)據(jù)做高信噪比，高分辨率壓縮處理，最后說明此方法實(shí)時性強(qiáng)、圖像失真小、實(shí)用價值高、應(yīng)用范圍廣。
標(biāo)簽： 哈達(dá) 變換光譜儀 壓縮系統(tǒng)
上傳時間： 2013-11-25
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各研究機(jī)構(gòu)提出了像素補(bǔ)償電路用于改善OLED的均勻性和穩(wěn)定性等問題,文中對目前采用有源OLED的α-Si TFT和p-Si TFT的各種像素補(bǔ)償電路進(jìn)行了分析。分析結(jié)果表明,文中設(shè)計方案取得了一定的效果,但尚存不足。
標(biāo)簽： AMOLED TFT 穩(wěn)定性 像素
上傳時間： 2013-11-21
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摘要: 介紹了時鐘分相技術(shù)并討論了時鐘分相技術(shù)在高速數(shù)字電路設(shè)計中的作用。 關(guān)鍵詞: 時鐘分相技術(shù); 應(yīng)用 中圖分類號: TN 79 文獻(xiàn)標(biāo)識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數(shù)字電路設(shè)計的關(guān)鍵技術(shù)之一, 系統(tǒng)時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現(xiàn)代電子系統(tǒng)對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設(shè)計上面。但隨著系統(tǒng)時鐘頻率的升高。我們的系統(tǒng)設(shè)計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設(shè)計提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統(tǒng)時鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來達(dá)到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。 所以在高速數(shù)字系統(tǒng)設(shè)計中對高頻時鐘信號的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術(shù), 以低頻的時鐘實(shí)現(xiàn)高頻的處 理。 1 時鐘分相技術(shù) 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術(shù), 就是把 時鐘周期的多個相位都加以利用, 以達(dá)到更高的時間分辨。在通常的設(shè)計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統(tǒng)的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達(dá)到時鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實(shí)現(xiàn)高精度的時間分辨。 近年來半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實(shí)現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時鐘 芯片。這些芯片的出現(xiàn), 大大促進(jìn)了時鐘分相技術(shù)在實(shí)際電 路中的應(yīng)用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(huán)(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進(jìn)行分相, 就可獲得高穩(wěn)定、低抖動的分 相時鐘。 這部分電路在實(shí)際運(yùn)用中獲得了很好的效果。下面以應(yīng)用的實(shí)例加以說明。2 應(yīng)用實(shí)例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數(shù)據(jù), 與其同步的時鐘信號并不傳輸。 但本地接收到數(shù)據(jù)時, 為了準(zhǔn)確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時鐘, 即要獲取與數(shù) 據(jù)同步的時鐘信號。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數(shù)據(jù) 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應(yīng)該達(dá)到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統(tǒng)設(shè)計帶來很多的困擾。 我們在這里使用鎖相環(huán)和時鐘分相技術(shù), 將一個16MHz 晶振作為時鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數(shù)據(jù)同步性最好的一個。選擇的依據(jù)是: 在每個數(shù)據(jù)幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數(shù)據(jù), 如果經(jīng)某個時鐘鎖存后的數(shù)據(jù)在這個指定位置最先檢測出這 個KWD, 就認(rèn)為下一相位的時鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個判別原理, 我們設(shè)計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數(shù)據(jù)進(jìn)行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運(yùn)用AMCC 公司生產(chǎn)的 S4405 芯片, 對68MHz 的時鐘進(jìn)行了4 分 相, 成功地實(shí)現(xiàn)了同步時鐘的獲取, 這部分 電路目前已實(shí)際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價格昂貴, 而且系統(tǒng)設(shè)計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(Aperture J itters) , 無法達(dá)到很 好的時間分辨。 現(xiàn)在使用時鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時鐘分別作為ADC 的 轉(zhuǎn)換時鐘, 對模擬信號進(jìn)行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經(jīng)過 緩沖、調(diào)理, 送入ADC 進(jìn)行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點(diǎn)依次相差90°相位。通過存儲器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時鐘為80MHz 的采 集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運(yùn)用時鐘分相技術(shù), 可以有效地用低頻時鐘實(shí)現(xiàn)相當(dāng)于高頻時鐘的時間性能, 并 避免了高速數(shù)字電路設(shè)計中一些問題, 降低了系統(tǒng)設(shè)計的難度。
標(biāo)簽： 時鐘 分相 技術(shù)應(yīng)用
上傳時間： 2013-12-17
上傳用戶：xg262122
PCB的可制造性與可測試性，很詳細(xì)的pcb學(xué)習(xí)資料。
上傳時間： 2014-06-22
上傳用戶：熊少鋒
撓性印制板很容易在大應(yīng)力的作用下造成開裂或斷裂，在設(shè)計時常在拐角處采用抗撕裂結(jié)構(gòu)設(shè)計以更好地改善FPC的抗撕裂的性能。
上傳時間： 2013-11-22
上傳用戶：crazyer
對于電子產(chǎn)品設(shè)計師尤其是線路板設(shè)計人員來說，產(chǎn)品的可制造性設(shè)計（Design For Manufacture，簡稱DFM）是一個必須要考慮的因素，如果線路板設(shè)計不符合可制造性設(shè)計要求，將大大降低產(chǎn)品的生產(chǎn)效率，嚴(yán)重的情況下甚至?xí)?dǎo)致所設(shè)計的產(chǎn)品根本無法制造出來。目前通孔插裝技術(shù)（Through Hole Technology，簡稱THT）仍然在使用，DFM在提高通孔插裝制造的效率和可靠性方面可以起到很大作用，DFM方法能有助于通孔插裝制造商降低缺陷并保持競爭力。本文介紹一些和通孔插裝有關(guān)的DFM方法，這些原則從本質(zhì)上來講具有普遍性，但不一定在任何情況下都適用，不過，對于與通孔插裝技術(shù)打交道的PCB設(shè)計人員和工程師來說相信還是有一定的幫助。1、排版與布局在設(shè)計階段排版得當(dāng)可避免很多制造過程中的麻煩。（1）用大的板子可以節(jié)約材料，但由于翹曲和重量原因，在生產(chǎn)中運(yùn)輸會比較困難，它需要用特殊的夾具進(jìn)行固定，因此應(yīng)盡量避免使用大于23cm×30cm的板面。最好是將所有板子的尺寸控制在兩三種之內(nèi)，這樣有助于在產(chǎn)品更換時縮短調(diào)整導(dǎo)軌、重新擺放條形碼閱讀器位置等所導(dǎo)致的停機(jī)時間，而且板面尺寸種類少還可以減少波峰焊溫度曲線的數(shù)量。（2）在一個板子里包含不同種拼板是一個不錯的設(shè)計方法，但只有那些最終做到一個產(chǎn)品里并具有相同生產(chǎn)工藝要求的板才能這樣設(shè)計。（3）在板子的周圍應(yīng)提供一些邊框，尤其在板邊緣有元件時，大多數(shù)自動裝配設(shè)備要求板邊至少要預(yù)留5mm的區(qū)域。（4）盡量在板子的頂面(元件面)進(jìn)行布線，線路板底面(焊接面)容易受到損壞。不要在靠近板子邊緣的地方布線，因?yàn)樯a(chǎn)過程中都是通過板邊進(jìn)行抓持，邊上的線路會被波峰焊設(shè)備的卡爪或邊框傳送器損壞。（5）對于具有較多引腳數(shù)的器件（如接線座或扁平電纜），應(yīng)使用橢圓形焊盤而不是圓形，以防止波峰焊時出現(xiàn)錫橋(圖1)。
上傳時間： 2013-11-07
上傳用戶：refent
PCB 布線原則連線精簡原則連線要精簡，盡可能短，盡量少拐彎，力求線條簡單明了，特別是在高頻回路中，當(dāng)然為了達(dá)到阻抗匹配而需要進(jìn)行特殊延長的線就例外了，例如蛇行走線等。安全載流原則銅線的寬度應(yīng)以自己所能承載的電流為基礎(chǔ)進(jìn)行設(shè)計，銅線的載流能力取決于以下因素：線寬、線厚（銅鉑厚度）、允許溫升等，下表給出了銅導(dǎo)線的寬度和導(dǎo)線面積以及導(dǎo)電電流的關(guān)系（軍品標(biāo)準(zhǔn)），可以根據(jù)這個基本的關(guān)系對導(dǎo)線寬度進(jìn)行適當(dāng)?shù)目紤]。印制導(dǎo)線最大允許工作電流（導(dǎo)線厚50um，允許溫升10℃）導(dǎo)線寬度（Mil） 導(dǎo)線電流（A） 其中:K 為修正系數(shù)，一般覆銅線在內(nèi)層時取0.024，在外層時取0.048；T 為最大溫升，單位為℃;A 為覆銅線的截面積，單位為mil（不是mm，注意）；I 為允許的最大電流，單位是A。電磁抗干擾原則電磁抗干擾原則涉及的知識點(diǎn)比較多，例如銅膜線的拐彎處應(yīng)為圓角或斜角（因?yàn)楦哳l時直角或者尖角的拐彎會影響電氣性能）雙面板兩面的導(dǎo)線應(yīng)互相垂直、斜交或者彎曲走線，盡量避免平行走線，減小寄生耦合等。一、 通常一個電子系統(tǒng)中有各種不同的地線，如數(shù)字地、邏輯地、系統(tǒng)地、機(jī)殼地等，地線的設(shè)計原則如下：1、 正確的單點(diǎn)和多點(diǎn)接地在低頻電路中，信號的工作頻率小于1MHZ，它的布線和器件間的電感影響較小，而接地電路形成的環(huán)流對干擾影響較大，因而應(yīng)采用一點(diǎn)接地。當(dāng)信號工作頻率大于10MHZ 時，如果采用一點(diǎn)接地，其地線的長度不應(yīng)超過波長的1/20，否則應(yīng)采用多點(diǎn)接地法。2、 數(shù)字地與模擬地分開若線路板上既有邏輯電路又有線性電路，應(yīng)盡量使它們分開。一般數(shù)字電路的抗干擾能力比較強(qiáng)，例如TTL 電路的噪聲容限為0.4~0.6V，CMOS 電路的噪聲容限為電源電壓的0.3~0.45 倍，而模擬電路只要有很小的噪聲就足以使其工作不正常，所以這兩類電路應(yīng)該分開布局布線。3、 接地線應(yīng)盡量加粗若接地線用很細(xì)的線條，則接地電位會隨電流的變化而變化，使抗噪性能降低。因此應(yīng)將地線加粗，使它能通過三倍于印制板上的允許電流。如有可能，接地線應(yīng)在2~3mm 以上。4、 接地線構(gòu)成閉環(huán)路只由數(shù)字電路組成的印制板，其接地電路布成環(huán)路大多能提高抗噪聲能力。因?yàn)榄h(huán)形地線可以減小接地電阻，從而減小接地電位差。二、 配置退藕電容PCB 設(shè)計的常規(guī)做法之一是在印刷板的各個關(guān)鍵部位配置適當(dāng)?shù)耐伺弘娙荩伺弘娙莸囊话闩渲迷瓌t是：?電電源的輸入端跨½10~100uf的的電解電容器，如果印制電路板的位置允許，采Ó100uf以以上的電解電容器抗干擾效果會更好¡���?原原則上每個集成電路芯片都應(yīng)布置一¸0.01uf~`0.1uf的的瓷片電容，如遇印制板空隙不夠，可Ã4~8個個芯片布置一¸1~10uf的的鉭電容（最好不用電解電容，電解電容是兩層薄膜卷起來的，這種卷起來的結(jié)構(gòu)在高頻時表現(xiàn)為電感，最好使用鉭電容或聚碳酸醞電容）。���?對對于抗噪能力弱、關(guān)斷時電源變化大的器件，ÈRA、¡ROM存存儲器件，應(yīng)在芯片的電源線和地線之間直接接入退藕電容¡���?電電容引線不能太長，尤其是高頻旁路電容不能有引線¡三¡過過孔設(shè)¼在高ËPCB設(shè)設(shè)計中，看似簡單的過孔也往往會給電路的設(shè)計帶來很大的負(fù)面效應(yīng)，為了減小過孔的寄生效應(yīng)帶來的不利影響，在設(shè)計中可以盡量做到£���?從從成本和信號質(zhì)量兩方面來考慮，選擇合理尺寸的過孔大小。例如¶6- 10層層的內(nèi)存模¿PCB設(shè)設(shè)計來說，選Ó10/20mi（（鉆¿焊焊盤）的過孔較好，對于一些高密度的小尺寸的板子，也可以嘗試使Ó8/18Mil的的過孔。在目前技術(shù)條件下，很難使用更小尺寸的過孔了（當(dāng)孔的深度超過鉆孔直徑µ6倍倍時，就無法保證孔壁能均勻鍍銅）；對于電源或地線的過孔則可以考慮使用較大尺寸，以減小阻抗¡���?使使用較薄µPCB板板有利于減小過孔的兩種寄生參數(shù)¡���? PCB板板上的信號走線盡量不換層，即盡量不要使用不必要的過孔¡���?電電源和地的管腳要就近打過孔，過孔和管腳之間的引線越短越好¡���?在在信號換層的過孔附近放置一些接地的過孔，以便為信號提供最近的回路。甚至可以ÔPCB板板上大量放置一些多余的接地過孔¡四¡降降低噪聲與電磁干擾的一些經(jīng)Ñ?能能用低速芯片就不用高速的，高速芯片用在關(guān)鍵地方¡?可可用串一個電阻的方法，降低控制電路上下沿跳變速率¡?盡盡量為繼電器等提供某種形式的阻尼，ÈRC設(shè)設(shè)置電流阻尼¡?使使用滿足系統(tǒng)要求的最低頻率時鐘¡?時時鐘應(yīng)盡量靠近到用該時鐘的器件，石英晶體振蕩器的外殼要接地¡?用用地線將時鐘區(qū)圈起來，時鐘線盡量短¡?石石英晶體下面以及對噪聲敏感的器件下面不要走線¡?時時鐘、總線、片選信號要遠(yuǎn)ÀI/O線線和接插件¡?時時鐘線垂直ÓI/O線線比平行ÓI/O線線干擾小¡? I/O驅(qū)驅(qū)動電路盡量靠½PCB板板邊，讓其盡快離¿PC。。對進(jìn)ÈPCB的的信號要加濾波，從高噪聲區(qū)來的信號也要加濾波，同時用串終端電阻的辦法，減小信號反射¡? MCU無無用端要接高，或接地，或定義成輸出端，集成電路上該接電源、地的端都要接，不要懸空¡?閑閑置不用的門電路輸入端不要懸空，閑置不用的運(yùn)放正輸入端接地，負(fù)輸入端接輸出端¡?印印制板盡量使Ó45折折線而不Ó90折折線布線，以減小高頻信號對外的發(fā)射與耦合¡?印印制板按頻率和電流開關(guān)特性分區(qū)，噪聲元件與非噪聲元件呀距離再遠(yuǎn)一些¡?單單面板和雙面板用單點(diǎn)接電源和單點(diǎn)接地、電源線、地線盡量粗¡?模模擬電壓輸入線、參考電壓端要盡量遠(yuǎn)離數(shù)字電路信號線，特別是時鐘¡?對¶A/D類類器件，數(shù)字部分與模擬部分不要交叉¡?元元件引腳盡量短，去藕電容引腳盡量短¡?關(guān)關(guān)鍵的線要盡量粗，并在兩邊加上保護(hù)地，高速線要短要直¡?對對噪聲敏感的線不要與大電流，高速開關(guān)線并行¡?弱弱信號電路，低頻電路周圍不要形成電流環(huán)路¡?任任何信號都不要形成環(huán)路，如不可避免，讓環(huán)路區(qū)盡量小¡?每每個集成電路有一個去藕電容。每個電解電容邊上都要加一個小的高頻旁路電容¡?用用大容量的鉭電容或聚酷電容而不用電解電容做電路充放電儲能電容，使用管狀電容時，外殼要接地¡?對對干擾十分敏感的信號線要設(shè)置包地，可以有效地抑制串?dāng)_¡?信信號在印刷板上傳輸，其延遲時間不應(yīng)大于所有器件的標(biāo)稱延遲時間¡環(huán)境效應(yīng)原Ô要注意所應(yīng)用的環(huán)境，例如在一個振動或者其他容易使板子變形的環(huán)境中采用過細(xì)的銅膜導(dǎo)線很容易起皮拉斷等¡安全工作原Ô要保證安全工作，例如要保證兩線最小間距要承受所加電壓峰值，高壓線應(yīng)圓滑，不得有尖銳的倒角，否則容易造成板路擊穿等。組裝方便、規(guī)范原則走線設(shè)計要考慮組裝是否方便，例如印制板上有大面積地線和電源線區(qū)時（面積超¹500平平方毫米），應(yīng)局部開窗口以方便腐蝕等。此外還要考慮組裝規(guī)范設(shè)計，例如元件的焊接點(diǎn)用焊盤來表示，這些焊盤（包括過孔）均會自動不上阻焊油，但是如用填充塊當(dāng)表貼焊盤或用線段當(dāng)金手指插頭，而又不做特別處理，（在阻焊層畫出無阻焊油的區(qū)域），阻焊油將掩蓋這些焊盤和金手指，容易造成誤解性錯誤£SMD器器件的引腳與大面積覆銅連接時，要進(jìn)行熱隔離處理，一般是做一¸Track到到銅箔，以防止受熱不均造成的應(yīng)力集Ö而導(dǎo)致虛焊£PCB上上如果有¦12或或方Ð12mm以以上的過孔時，必須做一個孔蓋，以防止焊錫流出等。經(jīng)濟(jì)原則遵循該原則要求設(shè)計者要對加工，組裝的工藝有足夠的認(rèn)識和了解，例È5mil的的線做腐蝕要±8mil難難，所以價格要高，過孔越小越貴等熱效應(yīng)原則在印制板設(shè)計時可考慮用以下幾種方法：均勻分布熱負(fù)載、給零件裝散熱器，局部或全局強(qiáng)迫風(fēng)冷。從有利于散熱的角度出發(fā)，印制板最好是直立安裝，板與板的距離一般不應(yīng)小Ó2c，，而且器件在印制板上的排列方式應(yīng)遵循一定的規(guī)則£同一印制板上的器件應(yīng)盡可能按其發(fā)熱量大小及散熱程度分區(qū)排列，發(fā)熱量小或耐熱性差的器件（如小信號晶體管、小規(guī)模集³電路、電解電容等）放在冷卻氣流的最上（入口處），發(fā)熱量大或耐熱性好的器件（如功率晶體管、大規(guī)模集成電路等）放在冷卻Æ流最下。在水平方向上，大功率器件盡量靠近印刷板的邊沿布置，以便縮短傳熱路徑；在垂直方向上，大功率器件盡量靠近印刷板上方布置£以便減少這些器件在工作時對其他器件溫度的影響。對溫度比較敏感的器件最好安置在溫度最低的區(qū)域（如設(shè)備的µ部），千萬不要將它放在發(fā)熱器件的正上方，多個器件最好是在水平面上交錯布局¡設(shè)備內(nèi)印制板的散熱主要依靠空氣流動，所以在設(shè)計時要研究空氣流動的路徑，合理配置器件或印制電路板。采用合理的器件排列方式，可以有效地降低印制電路的溫升。此外通過降額使用，做等溫處理等方法也是熱設(shè)計中經(jīng)常使用的手段¡
上傳時間： 2013-11-24
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半導(dǎo)體的產(chǎn)品很多，應(yīng)用的場合非常廣泛，圖一是常見的幾種半導(dǎo)體元件外型。半導(dǎo)體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導(dǎo)體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導(dǎo)體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導(dǎo)體元件真正的的核心，是包覆在膠體或陶瓷內(nèi)一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內(nèi)部的晶片，圖三是以顯微鏡將內(nèi)部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當(dāng)引發(fā)過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發(fā)光二極體，其內(nèi)部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負(fù)極的腳上，經(jīng)由銲線連接正極的腳。當(dāng)LED通過正向電流時，晶片會發(fā)光而使LED發(fā)亮，如圖六所示。 半導(dǎo)體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產(chǎn)品，稱為IC封裝製程，又可細(xì)分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節(jié)中將簡介這兩段的製造程序。
上傳時間： 2014-01-20
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電路板故障分析 維修方式介紹 ASA維修技術(shù) ICT維修技術(shù) 沒有線路圖,無從修起 電路板太複雜,維修困難 維修經(jīng)驗(yàn)及技術(shù)不足 無法維修的死板,廢棄可惜 送電中作動態(tài)維修,危險性極高 備份板太多,積壓資金 送國外維修費(fèi)用高,維修時間長 對老化零件無從查起無法預(yù)先更換 維修速度及效率無法提升,造成公司負(fù)擔(dān),客戶埋怨 投資大量維修設(shè)備,操作複雜,績效不彰
上傳時間： 2013-10-26
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高可用性電信繫統(tǒng)采用冗餘電源或電池供電來增強(qiáng)繫統(tǒng)的可靠性。人們通常采用分立二極管來把這些電源組合於負(fù)載點(diǎn)處
上傳時間： 2013-10-29
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