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線性集成電路

基于FPGA的多路數(shù)字視頻光纖傳輸系統(tǒng)的研究與設(shè)計(jì).rar

隨著通信技術(shù)的發(fā)展，視頻傳輸系統(tǒng)因具有方便、實(shí)時(shí)、準(zhǔn)確等特點(diǎn)已成為現(xiàn)代工業(yè)管理、安全防范、城市交通中必不可少的重要部分。而光纖傳輸以大容量、保密性能好、抗干擾能力強(qiáng)、傳輸距離等優(yōu)點(diǎn)越來(lái)越受人們的關(guān)注。本論文以FPGA為核心芯片，結(jié)合數(shù)字化技術(shù)和時(shí)分復(fù)用技術(shù)，提出了一種無(wú)壓縮多路數(shù)字視頻光纖傳輸系統(tǒng)設(shè)計(jì)方案，并詳細(xì)分析方案的設(shè)計(jì)過(guò)程。系統(tǒng)分A/D轉(zhuǎn)換、D/A轉(zhuǎn)換和FPGA數(shù)據(jù)處理三大模塊化進(jìn)行設(shè)計(jì)，F(xiàn)PGA數(shù)據(jù)處理模塊實(shí)現(xiàn)了程序的配置下載、IO口的控制功能、各時(shí)鐘分頻、鎖相功能和多路數(shù)字信號(hào)的復(fù)接解復(fù)接仿真，同時(shí)完成了視頻信號(hào)的A/D轉(zhuǎn)換和數(shù)字視頻信號(hào)的D/A轉(zhuǎn)換功能，最終實(shí)現(xiàn)了八路視頻信號(hào)在一根光纖上實(shí)時(shí)傳輸?shù)墓δ?。接收視頻圖像輪廓清晰、沒(méi)有不規(guī)則的閃爍、沒(méi)有波浪狀等條紋或橫條出現(xiàn)，基本滿足視頻監(jiān)控系統(tǒng)的圖像質(zhì)量指標(biāo)要求。各路視頻信號(hào)的輸入輸出電接口、阻抗和收發(fā)光接口均符合國(guó)家標(biāo)準(zhǔn)，系統(tǒng)具高集成度、靈活性等特點(diǎn)，能廣泛應(yīng)用于各場(chǎng)合的視頻監(jiān)控系統(tǒng)和安全防范系統(tǒng)中。關(guān)鍵詞：FPGA，光纖傳輸，視頻信號(hào)

標(biāo)簽： FPGA 多路光纖傳輸系統(tǒng)

上傳時(shí)間： 2013-06-05

上傳用戶：zxh1986123
嵌入式視頻監(jiān)控系統(tǒng)的FPGA圖像處理子系統(tǒng)設(shè)計(jì).rar

隨著圖像處理技術(shù)的不斷發(fā)展，圖像處理技術(shù)在國(guó)民經(jīng)濟(jì)和社會(huì)生活的各個(gè)方面都得到了廣泛的運(yùn)用。與此同時(shí)，人們對(duì)圖像處理的要求也越來(lái)越高。傳統(tǒng)的數(shù)字圖像處理器件主要有專用集成芯片（Application Specific Integrated Circuit）和數(shù)字信號(hào)處理器（Digital Signal Process）。進(jìn)入20世紀(jì)以來(lái)，伴隨著半導(dǎo)體技術(shù)的發(fā)展，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA以其應(yīng)用靈活、集成度高、功能強(qiáng)大、設(shè)計(jì)周期短、開(kāi)發(fā)成本低的特點(diǎn)，越來(lái)越多地被應(yīng)用在圖像處理領(lǐng)域。大量實(shí)踐證明，F(xiàn)PGA的并行處理能力與流水線作業(yè)能顯著地提高圖像處理的速度，因此基于FPGA的圖像處理系統(tǒng)有著廣闊的發(fā)展前景。本文研究的是一個(gè)在嵌入式視頻監(jiān)控系統(tǒng)下的圖像預(yù)處理子系統(tǒng)。首先實(shí)現(xiàn)了一個(gè)通用可重復(fù)配置的圖像處理算法研究硬件平臺(tái)，完成圖像的采集、接收、處理、存儲(chǔ)、輸出等功能。由于FPGA本身具有完全的可重復(fù)配置性，所以該架構(gòu)的硬件平臺(tái)可以很方便的升級(jí)和重復(fù)配置。其次在該平臺(tái)上，本文使用Verilog HDL硬件語(yǔ)言在FPGA芯片上實(shí)現(xiàn)了多種圖像預(yù)處理算法。在實(shí)現(xiàn)過(guò)程中，為了充分發(fā)揮FPGA在并行處理方面的強(qiáng)大功能，本文對(duì)算法做了一定的改進(jìn)，使其盡量能使用并行處理的方式來(lái)完成。實(shí)驗(yàn)結(jié)果表明，本圖像預(yù)處理系統(tǒng)能在毫秒級(jí)高速地完成多種圖像算法，完全能夠滿足視頻監(jiān)控系統(tǒng)50幀/秒的輸出要求。最后根據(jù)視頻監(jiān)控系統(tǒng)在實(shí)際運(yùn)用中出現(xiàn)的噪聲類型多樣化的情況，我們?cè)O(shè)計(jì)了一種基于反饋理論的圖像處理效果控制模塊。該模塊能通過(guò)對(duì)處理后圖像峰值信噪比（PSNR）的分析，控制FPGA對(duì)下一幅圖像的噪聲采用更有針對(duì)性的圖像處理方法。

標(biāo)簽： FPGA 嵌入式視頻圖像處理

上傳時(shí)間： 2013-05-20

上傳用戶：gundamwzc
基于FPGA函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn).rar

任意波形發(fā)生器已成為現(xiàn)代測(cè)試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，代表了信號(hào)源的發(fā)展方向。直接數(shù)字頻率合成(DDS)是二十世紀(jì)七十年代初提出的一種全數(shù)字的頻率合成技術(shù)，其查表合成波形的方法可以滿足產(chǎn)生任意波形的要求。由于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)具有高集成度、高速度、可實(shí)現(xiàn)大容量存儲(chǔ)器功能的特性，能有效地實(shí)現(xiàn)DDS技術(shù)，極大的提高函數(shù)發(fā)生器的性能，降低生產(chǎn)成本。本文首先介紹了函數(shù)波形發(fā)生器的研究背景和DDS的理論。然后詳盡地?cái)⑹隽擞肍PGA完成DDS模塊的設(shè)計(jì)過(guò)程，接著分析了整個(gè)設(shè)計(jì)中應(yīng)處理的問(wèn)題，根據(jù)設(shè)計(jì)原理就功能上進(jìn)行了劃分，將整個(gè)儀器功能劃分為控制模塊、外圍硬件、FPGA器件三個(gè)部分來(lái)實(shí)現(xiàn)。最后就這三個(gè)部分分別詳細(xì)地進(jìn)行了闡述。在實(shí)現(xiàn)過(guò)程中，本設(shè)計(jì)選用了Altera公司的EP2C35F672C6芯片作為產(chǎn)生波形數(shù)據(jù)的主芯片，充分利用了該芯片的超大集成性和快速性。在控制芯片上選用了三星公司的上S3C2440作為控制芯片。本設(shè)計(jì)中，F(xiàn)PGA芯片的設(shè)計(jì)和與控制芯片的接口設(shè)計(jì)是一個(gè)難點(diǎn)，本文利用Altera的設(shè)計(jì)工具QuartusⅡ并結(jié)合Verilog—HDL語(yǔ)言，采用硬件編程的方法很好地解決了這一問(wèn)題。論文最后給出了系統(tǒng)的測(cè)量結(jié)果，并對(duì)誤差進(jìn)行了一定分析，結(jié)果表明，可輸出步進(jìn)為0.01Hz，頻率范圍0.01Hz～20MHz的正弦波、三角波、鋸齒波、方波，或0.01Hz～20KHz的任意波。通過(guò)實(shí)驗(yàn)結(jié)果表明，本設(shè)計(jì)達(dá)到了預(yù)定的要求，并證明了采用軟硬件結(jié)合，利用FPGA技術(shù)實(shí)現(xiàn)任意波形發(fā)生器的方法是可行的。

標(biāo)簽： FPGA 函數(shù)信號(hào)發(fā)生器

上傳時(shí)間： 2013-08-03

上傳用戶：1079836864
基于FPGA的通用異步收發(fā)器的設(shè)計(jì).rar

通用異步收發(fā)器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時(shí)支持短距離和長(zhǎng)距離數(shù)據(jù)傳輸?shù)拇型ㄐ沤涌?，被廣泛應(yīng)用于微機(jī)和外設(shè)之間的數(shù)據(jù)交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專用的串行接口芯片的缺點(diǎn)是數(shù)據(jù)傳輸速率比較慢，難以滿足高速率數(shù)據(jù)傳輸?shù)膱?chǎng)合，而更重要的就是它們都具有不可移植性，因此要利用這些芯片來(lái)實(shí)現(xiàn)PC機(jī)和FPGA芯片之間的通信，勢(shì)必會(huì)增加接口連線的復(fù)雜程度以及降低整個(gè)系統(tǒng)的穩(wěn)定性和有效性。本課題就是針對(duì)UART的特點(diǎn)以及FPGA設(shè)計(jì)具有可移植性的優(yōu)勢(shì)，提出了一種基于FPGA芯片的嵌入式UART設(shè)計(jì)方法，其中主要包括狀態(tài)機(jī)的描述形式以及自頂向下的設(shè)計(jì)方法，利用硬件描述語(yǔ)言來(lái)編制UART的各個(gè)子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內(nèi)部，這樣不僅能解決傳統(tǒng)UART芯片的缺點(diǎn)而且同時(shí)也使整個(gè)系統(tǒng)變得更加具有緊湊性以及可靠性。本課題所設(shè)計(jì)的LIART支持標(biāo)準(zhǔn)的RS-232C傳輸協(xié)議，主要設(shè)計(jì)有發(fā)送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個(gè)獨(dú)立的數(shù)據(jù)緩沖區(qū)FIFO模塊。該模塊具有可變的波特率、數(shù)據(jù)幀長(zhǎng)度以及奇偶校驗(yàn)方式，還有多種中斷源、中斷優(yōu)先級(jí)、較強(qiáng)的抗干擾數(shù)據(jù)接收能力以及芯片內(nèi)部自診斷的能力，模塊內(nèi)分開(kāi)的接收和發(fā)送數(shù)據(jù)緩沖寄存器能實(shí)現(xiàn)全雙工通信。除此之外最重要的是利用IP模塊復(fù)用技術(shù)設(shè)計(jì)數(shù)據(jù)緩沖區(qū)FIFO，采用兩種可選擇的數(shù)據(jù)緩沖模式。這樣既可以應(yīng)用于高速的數(shù)據(jù)傳輸環(huán)境，也能適合低速的數(shù)據(jù)傳輸場(chǎng)合，因此可以達(dá)到資源利用的最大化。在具體的設(shè)計(jì)過(guò)程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開(kāi)發(fā)環(huán)境中對(duì)各個(gè)功能模塊進(jìn)行綜合優(yōu)化、仿真驗(yàn)證以及下載實(shí)現(xiàn)。各項(xiàng)數(shù)據(jù)結(jié)果表明，本課題中所設(shè)計(jì)的UART滿足預(yù)期設(shè)計(jì)目標(biāo)。

標(biāo)簽： FPGA 異步收發(fā)器

上傳時(shí)間： 2013-08-02

上傳用戶：rocketrevenge
基于FPGA的SATAⅡ協(xié)議研究與實(shí)現(xiàn).rar

現(xiàn)代的計(jì)算機(jī)追求的是更快的速度、更高的數(shù)據(jù)完整性和靈活性。無(wú)論從物理性能，還是從電氣性能來(lái)看，現(xiàn)今的并行總線都已出現(xiàn)了某些局限，無(wú)法提供更高的數(shù)據(jù)傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數(shù)據(jù)傳輸?shù)忍攸c(diǎn)，得到各行業(yè)越來(lái)越多的支持。目前市場(chǎng)上的SATA IP CORE都是面向IC設(shè)計(jì)的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上實(shí)現(xiàn)SATAⅡ協(xié)議，對(duì)SATA技術(shù)的推廣、國(guó)內(nèi)邏輯IP核的發(fā)展都有一定的意義。本文將SATAⅡ協(xié)議的FPGA實(shí)現(xiàn)劃分成物理層、鏈路層、傳輸層和應(yīng)用層四個(gè)模塊。提出了物理層串行收/發(fā)器設(shè)計(jì)以及物理鏈路初始化方案。分析了鏈路層模塊結(jié)構(gòu)，給出了作為SATAⅡ鏈路層核心的狀態(tài)機(jī)的設(shè)計(jì)。為滿足SATAⅡ協(xié)議3．0Gbps的速率，采用擴(kuò)大數(shù)據(jù)處理位寬的方法，設(shè)計(jì)完成了鏈路層的16b/20b編碼模塊，同時(shí)為提高數(shù)據(jù)傳輸可靠性和信號(hào)的穩(wěn)定性，分別實(shí)現(xiàn)了鏈路層CRC校驗(yàn)?zāi)K和并行擾碼模塊。在描述協(xié)議傳輸層的模塊結(jié)構(gòu)的基礎(chǔ)上，給出了作為傳輸層核心的狀態(tài)機(jī)的設(shè)計(jì)，并以DMA DATA OUT命令的操作為例介紹了FIS在傳輸層中的處理過(guò)程。完成了命令層協(xié)議狀態(tài)機(jī)的設(shè)計(jì)，并實(shí)現(xiàn)了SATAⅡ新增功能NCQ技術(shù)，從而使得數(shù)據(jù)傳輸更加有效。最后為使本設(shè)計(jì)應(yīng)用更加廣泛，設(shè)計(jì)了基于AHB總線的用戶接口。本設(shè)計(jì)采用Verilog HDL語(yǔ)言對(duì)需要實(shí)現(xiàn)的電路進(jìn)行描述，并使用Modelsim軟件仿真。仿真結(jié)果表明，本文設(shè)計(jì)的邏輯電路可靠穩(wěn)定，與SATAⅡ協(xié)議定義功能一致。

標(biāo)簽： FPGA SATA 協(xié)議研究

上傳時(shí)間： 2013-06-16

上傳用戶：cccole0605
USB20設(shè)備控制器IP核的設(shè)計(jì)與FPGA驗(yàn)證.rar

隨著計(jì)算機(jī)及其外圍設(shè)備的發(fā)展，傳統(tǒng)的并行接口和串行接口在靈活性和接口擴(kuò)展等方面存在的缺陷愈來(lái)愈不可回避，并逐漸成為計(jì)算機(jī)通信的瓶頸。在這種情況下，通用串行總線(Universal Serial Bus，USB)誕生了。USB由于具有傳輸速率高、價(jià)格便宜、使用方便、靈活性高、支持熱插拔、接口標(biāo)準(zhǔn)化和易于擴(kuò)展等優(yōu)點(diǎn)，目前已經(jīng)成為計(jì)算機(jī)外設(shè)接口的主流技術(shù)，在計(jì)算機(jī)外圍設(shè)備和消費(fèi)類電子領(lǐng)域正獲得越來(lái)越多的應(yīng)用。 @@ 本文基于USB2．0協(xié)議規(guī)范，設(shè)計(jì)了一款支持高速和全速傳輸?shù)腢SB2．0設(shè)備控制器IP核。文中著重介紹了這款設(shè)備控制器IP核的設(shè)計(jì)和FPGA驗(yàn)證工作，詳細(xì)研究并分析了USB2．0規(guī)范，根據(jù)規(guī)范提出了一種USB2．0設(shè)備控制器整體構(gòu)架方案，描述了各個(gè)功能子模塊硬件電路的功能及實(shí)現(xiàn)。從可重用的角度出發(fā)，對(duì)設(shè)備控制器模塊進(jìn)行優(yōu)化設(shè)計(jì)，增加多個(gè)靈活的配置選項(xiàng)，根據(jù)不同的應(yīng)用對(duì)硬件進(jìn)行配置，使其在滿足要求的情況下去除冗余電路，以減少占用面積和功耗，從而使其靈活地應(yīng)用于各種USB系統(tǒng)。本文還研究了IP核的驗(yàn)證方法，并對(duì)所設(shè)計(jì)的USB2．0設(shè)備控制器建立了功能完備的ModelSim仿真驗(yàn)證環(huán)境，搭建了FPGA硬件驗(yàn)證平臺(tái)，設(shè)計(jì)了具有AHB接口的設(shè)備控制器和帶有8051的設(shè)備控制器，并分別在FPGA平臺(tái)上進(jìn)行了功能驗(yàn)證。 @@ 本文所設(shè)計(jì)的USB2．0設(shè)備控制器IP核可配置性高，使用者可以自由配置所需端點(diǎn)的個(gè)數(shù)以及每個(gè)端點(diǎn)類型等，可以集成于多種USB系統(tǒng)中，適于各類USB設(shè)備的開(kāi)發(fā)。本課題所取得的成果為USB2．0設(shè)備類的研究和開(kāi)發(fā)積累了經(jīng)驗(yàn)，并為后來(lái)實(shí)驗(yàn)室某項(xiàng)目測(cè)試芯片的USB數(shù)據(jù)采集提供了參考方案，也為未來(lái)USB3．0接口IP核的開(kāi)發(fā)和應(yīng)用奠定了基礎(chǔ)。 @@關(guān)鍵詞USB2．0控制器；IP核；FPGA；驗(yàn)證

標(biāo)簽： FPGA USB 20

上傳時(shí)間： 2013-06-30

上傳用戶：nanfeicui
OFDM系統(tǒng)同步及解調(diào)的FPGA實(shí)現(xiàn).rar

自20世紀(jì)80年代以來(lái)，正交頻分復(fù)用技術(shù)不但在廣播式數(shù)字音頻和視頻領(lǐng)域得到廣泛的應(yīng)用，而且已經(jīng)成為無(wú)線局域網(wǎng)標(biāo)準(zhǔn)(例如IEEE802.11a和HiperLAN/2等)的一部分。OFDM由于其頻譜利用率高，成本低等原因越來(lái)越受到人們的關(guān)注。隨著人們對(duì)通信數(shù)據(jù)化、寬帶化、個(gè)人化和移動(dòng)化需求的增強(qiáng)，OFDM技術(shù)在綜合無(wú)線接入領(lǐng)域?qū)?huì)獲得越來(lái)越廣泛的應(yīng)用。人們開(kāi)始集中越來(lái)越多的精力開(kāi)發(fā)OFDM技術(shù)在移動(dòng)通信領(lǐng)域的應(yīng)用，本文也是基于無(wú)線通信平臺(tái)上的OFDM技術(shù)的運(yùn)用。本文的所有內(nèi)容都是建立在空地?cái)?shù)據(jù)無(wú)線通信系統(tǒng)下行鏈路FPGA實(shí)現(xiàn)基礎(chǔ)上的。本文作者的主要工作集中在鏈路接收端的FPGA實(shí)現(xiàn)和調(diào)試上。主要包括幀同步(時(shí)間同步)算法的研究與設(shè)計(jì)、OFDM頻率同步算法的研究與設(shè)計(jì)以及同步模塊、OFDM解調(diào)模塊、QAM解調(diào)模塊的FPGA實(shí)現(xiàn)。最終實(shí)現(xiàn)高速數(shù)字圖像傳輸系統(tǒng)下行鏈路在無(wú)線環(huán)境中連通。對(duì)于無(wú)線移動(dòng)通信系統(tǒng)而言，多普勒頻移、收發(fā)設(shè)備的本地載頻偏差均可能破壞OFDM系統(tǒng)子載波之間的正交性，從而導(dǎo)致ICI，影響系統(tǒng)性能。另外，由于OFDM系統(tǒng)大多采用IFFT/FFT實(shí)現(xiàn)調(diào)制解調(diào)，因此在接收方確定FFT的起點(diǎn)對(duì)數(shù)據(jù)的正確解調(diào)也至關(guān)重要。同步技術(shù)即是針對(duì)系統(tǒng)中存在的定時(shí)偏差、頻率偏差進(jìn)行定時(shí)、頻偏的估計(jì)與補(bǔ)償，來(lái)減少各種同步偏差對(duì)系統(tǒng)性能的影響。在OFDM實(shí)現(xiàn)的關(guān)鍵技術(shù)中，同步技術(shù)是十分重要的一部分。本文花費(fèi)了三個(gè)章節(jié)闡述了同步技術(shù)的原理、算法和實(shí)現(xiàn)方法。目前OFDM系統(tǒng)的載波同步方案，可以歸納為三大類：輔助數(shù)據(jù)類，盲估計(jì)類和基于循環(huán)前綴的半盲估計(jì)類。本文首先分析了各種載波同步方案的優(yōu)缺點(diǎn)，并舉例說(shuō)明了各個(gè)載波同步方式的實(shí)現(xiàn)方法。然后具體闡述了本文在FPGA平臺(tái)上實(shí)現(xiàn)的OFDM接收端同步的同步方式，包括其具體算法和FPGA實(shí)現(xiàn)結(jié)構(gòu)。本文所采用的幀同步和頻率同步方案都是采用輔助數(shù)據(jù)類的，在闡述其具體算法的同時(shí)對(duì)算法在不同參數(shù)和不同形式下的性能做出了仿真對(duì)比分析。 OFDM的解調(diào)采用FFT算法，在FPGA上的實(shí)現(xiàn)是十分方便的。本文主要闡述其實(shí)現(xiàn)結(jié)構(gòu)，重點(diǎn)放在提取有效數(shù)據(jù)部分有效數(shù)據(jù)位置的推導(dǎo)過(guò)程。最后介紹了本文實(shí)現(xiàn)QAM軟解調(diào)的解調(diào)方法。本文闡述算法采用先提出原理，然后給出具體公式，再根據(jù)公式中的系數(shù)和變量分析算法性能的方式。在闡述實(shí)現(xiàn)方式時(shí)首先給出實(shí)現(xiàn)框圖，然后對(duì)框圖中比較重要或者復(fù)雜的部分進(jìn)行詳細(xì)闡述。在介紹完每個(gè)模塊實(shí)現(xiàn)方式之后給出了仿真或者上板結(jié)果，最后再給出整體測(cè)試結(jié)果。

標(biāo)簽： OFDM FPGA

上傳時(shí)間： 2013-06-26

上傳用戶：希醬大魔王
LTE系統(tǒng)中基帶DAGC的應(yīng)用研究及FPGA實(shí)現(xiàn).rar

當(dāng)今，移動(dòng)通信正處于向第四代通信系統(tǒng)發(fā)展的階段，OFDM技術(shù)作為第四代數(shù)字移動(dòng)通信(4G)系統(tǒng)的關(guān)鍵技術(shù)之一，被包括LTE在內(nèi)的眾多準(zhǔn)4G協(xié)議所采用。IDFT/DFT作為OFDM系統(tǒng)中的關(guān)鍵功能模塊，其精度對(duì)基帶解調(diào)性能產(chǎn)生著重大的影響，尤其對(duì)LTE上行所采用的SC_FDMA更是如此。為了使定點(diǎn)化IDFT/DFT達(dá)到較好的性能，本文采用數(shù)字自動(dòng)增益控制(DAGC)技術(shù)，以解決過(guò)大輸入信號(hào)動(dòng)態(tài)范圍所造成的IDFT/DFT輸出信噪比(SNR)惡化問(wèn)題。首先，本文簡(jiǎn)單介紹了較為成熟的AAGC(模擬AGC)技術(shù)，并重點(diǎn)關(guān)注近年來(lái)為了改善其性能而興起的數(shù)字化AGC技術(shù)，它們主要用于壓縮ADC輸入動(dòng)態(tài)范圍以防止其飽和。針對(duì)基帶處理中具有累加特性的定點(diǎn)化IDFT/DFT技術(shù)，進(jìn)一步分析了AAGC技術(shù)和基帶DAGC在實(shí)施對(duì)象，實(shí)現(xiàn)方法等上的異同點(diǎn)，指出了基帶DAGC的必要性。其次，根據(jù)LTE協(xié)議，搭建了從調(diào)制到解調(diào)的基帶PUSCH處理鏈路，并針對(duì)基于DFT的信道估計(jì)方法的缺點(diǎn)，使用簡(jiǎn)單的兩點(diǎn)替換實(shí)現(xiàn)了優(yōu)化，通過(guò)高斯信道下的MATLAB仿真，證明其可以達(dá)到理想效果。仿真結(jié)果還表明，在不考慮同步問(wèn)題的高斯信道下，本文所搭建的基帶處理鏈路，采用64QAM進(jìn)行調(diào)制，也能達(dá)到在SNR高于17dB時(shí)，硬判譯碼結(jié)果為極低誤碼率(BER)的效果。再次，在所搭建鏈路的基礎(chǔ)上，通過(guò)理論分析和MATLAB仿真，證明了包括時(shí)域和頻域DAGC在內(nèi)的基帶DAGC具有穩(wěn)定接收鏈路解調(diào)性能的作用。同時(shí)，通過(guò)對(duì)幾種DAGC算法的比較后，得到的一套適用于實(shí)現(xiàn)的基帶DAGC算法，可以使IDFT/DFT的輸出SNR處于最佳范圍，從而滿足LTE系統(tǒng)基帶解調(diào)的要求。針對(duì)時(shí)域和頻域DAGC的差異，分別選定移位和加法，以及查表的方式進(jìn)行基帶DAGC算法的實(shí)現(xiàn)。最后，本文對(duì)選定的基帶DAGC算法進(jìn)行了FPGA設(shè)計(jì)，仿真、綜合和上板結(jié)果說(shuō)明，時(shí)域和頻域DAGC實(shí)現(xiàn)方法占用資源較少，容易進(jìn)行集成，能夠達(dá)到的最高工作頻率較高，完全滿足基帶處理的速率要求，可以流水處理每一個(gè)IQ數(shù)據(jù)，使之滿足基帶解調(diào)性能。

標(biāo)簽： DAGC FPGA LTE

上傳時(shí)間： 2013-05-17

上傳用戶：laozhanshi111
SATA2.0硬盤(pán)加解密接口芯片數(shù)據(jù)通路的設(shè)計(jì)與FPGA實(shí)現(xiàn).rar

SATA接口是新一代的硬盤(pán)串行接口標(biāo)準(zhǔn)，和以往的并行硬盤(pán)接口比較它具有支持熱插拔、傳輸速率快、執(zhí)行效率高的明顯優(yōu)勢(shì)。SATA2．0是SATA的第二代標(biāo)準(zhǔn)，它規(guī)定在數(shù)據(jù)線上使用LVDS NRZ串行數(shù)據(jù)流傳輸數(shù)據(jù)，速率可達(dá)3Gb/s。另外，SATA2．0還具有支持NCQ（本地命令隊(duì)列）、端口復(fù)用器、交錯(cuò)啟動(dòng)等一系列技術(shù)特征。正是由于以上的種種技術(shù)優(yōu)點(diǎn)，SATA硬盤(pán)業(yè)已被廣泛的使用于各種企業(yè)級(jí)和個(gè)人用戶。硬盤(pán)作為主要的信息載體之一，其信息安全問(wèn)題尤其引起人們的關(guān)注。由于在加密時(shí)需要實(shí)時(shí)處理大量的數(shù)據(jù)，所以對(duì)硬盤(pán)數(shù)據(jù)的加密主要使用帶有密鑰的硬件加密的方式。因此將硬盤(pán)加密和SATA接口結(jié)合起來(lái)進(jìn)行設(shè)計(jì)和研究，完成基于SATA2．0接口的加解密芯片系統(tǒng)設(shè)計(jì)具有重要的使用價(jià)值和研究?jī)r(jià)值。本論文首先介紹了SATA2．0的總線協(xié)議，其協(xié)議體系結(jié)構(gòu)包括物理層、鏈路層、傳輸層和命令層，并對(duì)系統(tǒng)設(shè)計(jì)中各個(gè)層次中涉及的關(guān)鍵問(wèn)題進(jìn)行了闡述。其次，本論文對(duì)ATA協(xié)議和命令進(jìn)行了詳細(xì)的解釋和分析，并針對(duì)設(shè)計(jì)中涉及的命令和對(duì)其做出的修改進(jìn)行了說(shuō)明。接著，本論文對(duì)SATA2．0加解密控制芯片的系統(tǒng)設(shè)計(jì)進(jìn)行了講解，包括硬件平臺(tái)搭建和器件選型、模塊和功能劃分、系統(tǒng)工作原理等，剖析了系統(tǒng)設(shè)計(jì)中的難點(diǎn)問(wèn)題并給出解決問(wèn)題的方法。然后，對(duì)系統(tǒng)數(shù)據(jù)通路的各個(gè)模塊的設(shè)計(jì)和實(shí)現(xiàn)進(jìn)行詳盡的闡述，并給出各個(gè)模塊的驗(yàn)證結(jié)果。最后，本文簡(jiǎn)要的介紹了驗(yàn)證平臺(tái)搭建和測(cè)試環(huán)境、測(cè)試方法等問(wèn)題，并分析測(cè)試結(jié)果。本SATA2．0硬盤(pán)加解密接口電路在Xilinx公司的Virtex5 XC5VLX50T FPGA上進(jìn)行測(cè)試，目前工作正常，性能良好，已經(jīng)達(dá)到項(xiàng)目性能指標(biāo)要求。本論文在SATA加解密控制芯片設(shè)計(jì)與實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。

標(biāo)簽： SATA FPGA 2.0

上傳時(shí)間： 2013-04-24

上傳用戶：JIUSHICHEN
SATA協(xié)議分析及其FPGA實(shí)現(xiàn).rar

并行總線PATA從設(shè)計(jì)至今已快20年歷史，如今它的缺陷已經(jīng)嚴(yán)重阻礙了系統(tǒng)性能的進(jìn)一步提高，已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤(pán)接口總線，采用點(diǎn)對(duì)點(diǎn)方式進(jìn)行數(shù)據(jù)傳輸，內(nèi)置數(shù)據(jù)/命令校驗(yàn)單元，支持熱插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲(chǔ)領(lǐng)域廣泛應(yīng)用，但國(guó)內(nèi)尚無(wú)獨(dú)立研發(fā)的面向FPGA的SATAIP CORE，在這樣的條件下設(shè)計(jì)面向FPGA應(yīng)用的SATA IP CORE具有重要的意義。本論文對(duì)協(xié)議進(jìn)行了詳細(xì)的分析，建立了SATA IP CORE的層次結(jié)構(gòu)，將設(shè)備端SATA IP CORE劃分成應(yīng)用層、傳輸層、鏈路層和物理層；介紹了實(shí)現(xiàn)該IPCORE所選擇的開(kāi)發(fā)工具、開(kāi)發(fā)語(yǔ)言和所選用的芯片；在此基礎(chǔ)上著重闡述協(xié)議IP CORE的設(shè)計(jì)，并對(duì)各個(gè)部分的設(shè)計(jì)予以分別闡述，并編碼實(shí)現(xiàn)；最后進(jìn)行綜合和測(cè)試。采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實(shí)現(xiàn)了1.5Gbps的串行傳輸鏈路；設(shè)計(jì)滿足協(xié)議需求、適合FPGA設(shè)計(jì)的并行結(jié)構(gòu)，實(shí)現(xiàn)了多狀態(tài)機(jī)的協(xié)同工作：在高速設(shè)計(jì)中，使用了流水線方法進(jìn)行并行設(shè)計(jì)，以提高速度，考慮到系統(tǒng)不同部分復(fù)雜度的不同，設(shè)計(jì)采用部分流水線結(jié)構(gòu)；采用在線邏輯分析儀Chipscope pro與SATA總線分析儀進(jìn)行片上調(diào)試與測(cè)試，使得調(diào)試工作方便快捷、測(cè)試數(shù)據(jù)準(zhǔn)確；嚴(yán)格按照SATA1.0a協(xié)議實(shí)現(xiàn)了SATA設(shè)備端IP CORE的設(shè)計(jì)。最終測(cè)試數(shù)據(jù)表明，本論文設(shè)計(jì)的基于FPGA的SATA IP CORE滿足協(xié)議需求。設(shè)計(jì)中的SATA IP CORE具有使用方便、集成度高、成本低等優(yōu)點(diǎn)，在固態(tài)電子硬盤(pán)SSD(Solid-State Disk)開(kāi)發(fā)中應(yīng)用本設(shè)計(jì)，將使開(kāi)發(fā)變得方便快捷，更能夠適應(yīng)市場(chǎng)需求。

標(biāo)簽： SATA FPGA 協(xié)議分析

上傳時(shí)間： 2013-06-21

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