數據采集系統是信號與信息處理系統中不可缺少的重要組成部分，同時也是軟件無線電系統中的核心模塊，在現代雷達系統以及無線基站系統中的應用越來越廣泛。為了能夠滿足目前對軟件無線電接收機自適應性及靈活性的要求，并充分體現在高性能FPGA平臺上設計SOC系統的思路，本文提出了由高速高精度A/D轉換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數據采集系統設計方案及實現方法。其中FPGA作為本系統的控制核心和傳輸橋梁，發揮了極其重要的作用。通過FPGA不僅完成了系統中全部數字電路部分的設計，并且使系統具有了較高的可適應性、可擴展性和可調試性。 在時序數字邏輯設計上，充分利用FPGA中豐富的時序資源，如鎖相環PLL、觸發器，緩沖器FIFO、計數器等，能夠方便的完成對系統輸入輸出時鐘的精確控制以及根據系統需要對各處時序延時進行修正。 在存儲器設計上，采用FPGA片內存儲器。可根據系統需要隨時進行設置，并且能夠方便的完成數據格式的合并、拆分以及數據傳輸率的調整。 在傳輸接口設計上，采用并行接口和PCI總線接口的兩種數據傳輸模式。通過FPGA中的宏功能模塊和IP資源實現了對這兩種接口的邏輯控制，可使系統方便的在兩種傳輸模式下進行切換。 在系統工作過程控制上，通過VB程序編寫了應用于PC端的上層控制軟件。并通過并行接口實現了PC和FPGA之間的交互，從而能夠方便的在PC機上完成對系統工作過程的控制和工作模式的選擇。 在系統調試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實時準確的驗證了在系統整個傳輸過程中數據的正確性和時序性，并極大的降低了用常規儀器觀測FPGA中眾多待測引腳的難度。 本文第四章針對FPGA中各功能模塊的邏輯設計進行了詳細分析，并對每個模塊都給出了精確的仿真結果。同時，文中還在其它章節詳細介紹了系統的硬件電路設計、并行接口設計、PCI接口設計、PC端控制軟件設計以及用于調試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統的仿真結果和測試結果給出了分析及討論。最后還附上了系統的PCB版圖、FPGA邏輯設計圖、實物圖及注釋詳細的相關源程序清單。
上傳時間： 2013-07-09
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隨著科學技術的發展與公共安全保障需求的提高，視頻監控系統在工業生產、日常生活、警備與軍事方面的應用越來越廣泛。采用基于 FPGA 的SOPC技術、H．264壓縮編碼技術和網絡傳輸控制技術實現網絡視頻監控系統，在穩定性、功能、成本與擴展性等方面都有著突出的優勢，具有重要的學術意義與實用意義， 本課題所設計的網絡視頻監控系統由以Nios Ⅱ為核心的嵌入式圖像服務器、相關網絡設備與若干PC機客戶端組成。嵌入式圖像服務器實時采集圖像，采用H．264 編碼算法進行壓縮，并持續監聽網絡。PC機客戶端可通過網絡對服務器進行遠程訪問，接收編碼數據，使用H．264解碼算法重建圖像并實時顯示，使監控人員有效地掌握現場情況， 在嵌入式圖像服務器設計階段，本文首先進行了芯片選型與開發平臺選擇。然后構建圖像采集子系統，采用雙緩存乒乓交換的方法設計圖像采集用戶自定義模塊。接著設計雙Nios Ⅱ架構的SOPC系統，闡述了雙軟核設計中定制連接、內存芯片共享、數據搬移、通信與互斥的解決方法。同時完成了網絡服務器的設計，采用μC/OS-Ⅱ進行多任務的管理與調度， H．264視頻壓縮編解碼算法設計與實現是本文的重點。文中首先分析H．264．標準，規劃編解碼器結構。接著設計了16×16幀內預測算法，并設計宏塊掃描方式，采用兩次判決策略進行預測模式選擇。然后設計4×4子塊掃描方式，編寫整數變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結合的方案，針對除拖尾系數之外的非零系數值編碼子算法，實現了一種基于表示范圍判別的編碼方法。最后設計了網絡傳輸的碼流組成格式，并針對編碼算法設計相應解碼算法。使用VC++完成算法驗證，并進行測試，觀察不同參數下壓縮率與失真度的變化。 算法驗證完成后，本文進行了PC機客戶端設計，使其具有遠程訪問、H．264解碼與實時顯示的功能。同時將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務器與若干客戶端接入網絡進行聯合調試，構建完整的網絡視頻監控系統， 實驗結果表明，本系統視頻壓縮率高，監控圖像質量良好，充分證明了系統軟硬件與圖像編解碼算法設計成功。本系統具有成本低、擴展性好及適用范圍廣等優點，發展前景十分廣闊。
上傳時間： 2013-04-24
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在仿真環境下實現TMS320C6000系列DSP的程序自引導
上傳時間： 2013-08-03
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在步進電機驅動方式中，效果最好的是細分驅動，當今高端的步進電機驅動器基本都采用這種技術。步進電機的細分驅動技術是一門綜合了數字化技術、集成控制技術和計算機技術的新技術，被廣泛應用于工業、科研、通訊、天文等領域。 本文設計了一種基于DSP以及FPGA的兩相混合式步進電機SPWM(正弦脈寬調制)波細分驅動系統。在DSP系統中采用TMS320I．F2407A微控制器作為核心控制器件，用軟件產生SPWM波；在FPGA系統中采用FPGA芯片，通過VerilogHDL語言，實現了SPWM波；在功率驅動級電路上采用雙極性H橋的驅動方式。最終實現了對兩相混合式步進電機SPWM波細分驅動，大大提高了步進電機的運轉性能。 本文介紹了兩相混合式步進電機的工作原理、控制原理以及細分驅動的基本原理。通過對恒轉矩細分驅動的分析，提出了兩相混合式步進電機SPWM波細分驅動的方案，并給出了SPWM波產生的數學模型。最后，對步進電機的SPWM波細分驅動系統進行了實驗測量，給出了實驗結果。 實驗的結果表明，設計的基于DSP與FPGA的SPWM波細分驅動系統可以很好地克服電機低頻振蕩的問題，提高電機在中、低速運行的性能。電機的掃描范圍與理論值基本接近；微步距在誤差允許的范圍內也基本可以滿足要求。
上傳時間： 2013-04-24
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STM32_電子相框 STM32_電子相框
上傳時間： 2013-04-24
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本文講述了一種運用于功率型MOSFET 和IGBT 設計性能自舉式柵極驅動電路的系統方法，適用于高頻率，大功率及高效率的開關應用場合。不同經驗的電力電子工程師們都能從中獲益。在大多數開關應用中
上傳時間： 2013-04-24
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自適應濾波器是統計信號處理的一個重要組成部分。在實際應用中，由于沒有充足的信息來設計固定系數的數字濾波器，或者設計規則會在濾波器正常運行時改變，因此我們需要研究自適應濾波器。凡是需要處理未知統計環境下運算結果所產生的信號或需要處理非平穩信號時，自適應濾波器可以提供一種吸引人的解決方法，而且其性能通常遠優于用常規方法設計的固定濾波器。此外，自適應濾波器還能提供非自適應方法所不可能提供的新的信號處理能力。 本論文從自適應濾波器研究的重要意義入手，介紹了線性自適應濾波器的基本原理、算法及設計方法，對幾種基于最小均方誤差準則或最小平方誤差準則的自適應濾波器算法進行研究，最終基于一改近的LMS算法設計復數自適應濾波器，并以VHDL語言編寫在maxplus平臺上進行仿真測試。
上傳時間： 2013-07-11
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自適應濾波器的硬件實現一直是自適應信號處理領域研究的熱點。隨著電子技術的發展，數字系統功能越來越強大，對器件的響應速度也提出更高的要求。 本文針對用通用DSP 芯片實現的自適應濾波器處理速度低和用HDL語言編寫底層代碼用FPGA實現的自適應濾波器開發效率低的缺點，提出了一種基于DSP Builder系統建模的設計方法。以隨機2FSK信號作為研究對象，首先在matlab上編寫了LMS去噪自適應濾波器的點M文件，改變自適應參數，進行了一系列的仿真，對算法迭代步長、濾波器的階數與收斂速度和濾波精度進行了研究，得出了最佳自適應參數，即迭代步長μ=0.0057，濾波器階數m=8，為硬件實現提供了參考。 然后，利用最新DSP Builder工具建立了基于LMS算法的8階2FSK信號去噪自適應濾波器的模型，結合多種EDA工具，在EPFlOKl00EQC208-1器件上設計出了最高數據處理速度為36.63MHz的8階LMS自適應濾波器，其速度是文獻[3]通過編寫底層VHDL代碼設計的8階自適應濾波器數據處理速度7倍多，是文獻[50]采用DSP通用處理器TMS320C54X設計的8階自適應濾波器處理速度25倍多，開發效率和器件性能都得到了大大地提高，這種全新的設計理念與設計方法是EDA技術的前沿與發展方向。 最后，采用異步FIFO技術，設計了高速采樣自適應濾波系統，完成了對雙通道AD器件AD9238與自適應濾波器的高速匹配控制，在QuartusⅡ上進行了仿真，給出了系統硬件實現的原理框圖，并將采樣濾波控制器與異步FIF0集成到同一芯片上，既能有效降低高頻可能引起的干擾又降低了系統的成本。
上傳時間： 2013-06-01
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電力系統自誕生以來，就孿生了電力系統諧波，隨著電子裝置的廣泛應用，諧波問題變得日益嚴重，電力諧波已經成為電力系統的公害。諧波檢測是諧波研究中的一個重要的分支，是解決其他相關諧波問題的基礎，因此進行諧波檢測的研究具有重要的理論意義和實用價值。 本論文主要是從諧波檢測理論和實現方法上探討了高精度、高實時性諧波檢測數字系統的相關問題。 論文中闡述了電力系統諧波的相關概念和產生原理，并分析了電力諧波的特點。在檢測理論上，本文采用FFT理論來計算諧波含量，研究了Radix-2FFT在諧波檢測中的應用，描述了FFT分析過程中的頻譜泄漏現象，并從理論上研究了頻譜泄漏的根源。 為了解決頻譜泄漏問題，本文提出了采用鎖相倍頻技術方法，跟蹤電力系統工頻頻率變化，從而有效減少頻譜泄漏。在諧波檢測中，FFT運算量很大、對速度和精度要求苛刻，本文探討了應用FPGA實現FFT信號處理的方法。
上傳時間： 2013-06-17
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激光測距技術被廣泛應用于現代工業測量、航空與大地的測量、國防及通信等諸多領域。本文從已獲得廣泛應用的脈沖激光測距技術入手，重點分析了近年提出的自觸發脈沖激光測距技術(STPLR)特別是其中的雙自觸發脈沖激光測距技術(BSTPLR)，通過分析發現其核心部件之一就是用于測量激光脈沖飛行時間(周期)的高精度高速計數器，而目前一般的方式是采用昂貴的進口高速計數器或專用集成電路(ASIC)來完成，這使得激光測距儀在研發、系統的改造升級和自主知識產權保護等諸多方面受到制約，同時在其整體性能上特別是在集成化、小型化和高可靠性方面帶來阻礙。為此，本文研究了采用現場可編程門陣列(FPGA)來實現脈沖激光測距中的高精度高速計數及其他相關功能，基本解決了以上存在的問題。 論文通過對雙自觸發脈沖激光測距的主要技術要求和技術指標進行分析，對其中的信號處理單元采用了FPGA+單片機的設計形式。由FPGA主控芯片(EPF10K20TC144-4)作為周期測量模塊，在整個測距系統中是信號處理的核心部件，借助其用戶可編程特性及很高的內部時鐘頻率，設計了專用于BSTPLR的高速高精度計數芯片，負責對測距信號產生電路中的時刻鑒別電路輸出信號進行計數。數據處理模塊則主要由單片機(AT89C51)來實現。系統可以通過鍵盤預置門控信號的寬度以均衡測量的精度和速度，測量結果采用7位LED數碼管顯示。本設計在近距離(大尺寸)范圍內實驗測試時基本滿足設計要求。
上傳時間： 2013-06-02
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