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芯片引腳圖

  • 射頻電路與芯片設計要點_李緝熙

    重點討論芯片級和PCB級射頻電路設計和測試中經常遇到的阻抗匹配、接地、單端到差分轉換、容差分析、噪聲與增益和靈敏度、非線性和雜散波等關鍵問題。

    標簽: 射頻電路 芯片設計

    上傳時間: 2013-10-30

    上傳用戶:924484786

  • 74HC595串入并出芯片應用

    單片機C語言程序設計實訓-基于8051+Proteus仿真:74HC595串入并出芯片應用。代碼齊全,可以舉一反三!

    標簽: Proteus 8051 595 74

    上傳時間: 2014-03-23

    上傳用戶:ukuk

  • ch451數碼管驅動實例程序

    CH451 使用一個系統時鐘信號來同步芯片內部的各個功能部件,例如,當系統時鐘信號的頻率變高時,顯示驅動刷新將變快、按鍵響應時間將變短、上電復位信號的寬度將變窄、看門狗周期也將變短。一般情況下,CH451 的系統時鐘信號是由內置的阻容振蕩提供的,這樣就不再需要任何外圍電路,但內置RC 振蕩的頻率受電源電壓的影響較大,當電源電壓降低時,系統時鐘信號的頻率也隨之降低。在某些實際應用中,可能希望CH451 提供更長或者更短的顯示刷新周期、按鍵響應時間等,這時就需要調節系統時鐘信號的頻率。CH451 提供了CLK 引腳,用于外接阻容振蕩。當在CLK 引腳與地GND 之間跨接電容后,系統時鐘信號的頻率將變低;當在CLK 引腳與正電源VCC 之間跨接電阻后,系統時鐘信號的頻率將變高。因為CH451 的系統時鐘信號被用于芯片內部的所有功能部件,所以其頻率不宜進行大幅度的調節,一般情況下,跨接電容的容量在5pF 至100pF 之間,跨接電阻的阻值在20KΩ至500KΩ之間。跨接一個47pF 的電容則頻率降低為一半,跨接一個47KΩ的電阻則頻率升高為兩倍。另外,CH451 的CLK 引腳可以直接輸入外部的系統時鐘信號,但外部電路的驅動能力不能小于±2mA。CH451 在CLKO 引腳提供了系統時鐘信號的二分頻輸出,對于一些不要求精確定時的實際應用,可以由CLKO 引腳向單片機提供時鐘信號,簡化外圍電路。 單片機接口程序下面提供了U1(MCS-51 單片機)與U2(CH451)的接口程序,供參考。;**********************;需要主程序定義的參數CH451_DCLK BIT P1.7 ;串行數據時鐘,上升沿激活CH451_DIN BIT P1.6 ;串行數據輸出,接CH451 的數據輸入CH451_LOAD BIT P1.5 ;串行命令加載,上升沿激活CH451_DOUT BIT P3.2 ;INT0,鍵盤中斷和鍵值數據輸入,接CH451 的數據輸出CH451_KEY DATA 7FH ;存放鍵盤中斷中讀取的鍵值

    標簽: 451 ch 數碼管 實例程序

    上傳時間: 2013-11-22

    上傳用戶:671145514

  • 6.2.3 ALTERA芯片配置電路設計

    6.2.3 ALTERA芯片配置電路設計。

    標簽: ALTERA 芯片 配置電路

    上傳時間: 2013-10-31

    上傳用戶:cainaifa

  • 基于VHDL的QPSK調制解調系統設計與仿真

    文中詳細介紹了QPSK技術的工作原理和QPSK調制、解調的系統設計方案,并通過VHDL語言編寫調制解調程序和QuartusII軟件建模對程序進行仿真,通過引腳鎖定,下載程序到FPGA芯片EP1K30TC144-3中驗證。軟件仿真和硬件驗證結果表明了該設計的正確性和可行性,由于采用FPGA芯片,減小了硬件設計的復雜性,該設計具有便于移植維護和升級的特點。

    標簽: VHDL QPSK 調制解調 系統設計

    上傳時間: 2013-10-09

    上傳用戶:stewart·

  • Xilinx FPGA集成電路的動態老化試驗

      3 FPGA設計流程   完整的FPGA 設計流程包括邏輯電路設計輸入、功能仿真、綜合及時序分析、實現、加載配置、調試。FPGA 配置就是將特定的應用程序設計按FPGA設計流程轉化為數據位流加載到FPGA 的內部存儲器中,實現特定邏輯功能的過程。由于FPGA 電路的內部存儲器都是基于RAM 工藝的,所以當FPGA電路電源掉電后,內部存儲器中已加載的位流數據將隨之丟失。所以,通常將設計完成的FPGA 位流數據存于外部存儲器中,每次上電自動進行FPGA電路配置加載。   4 FPGA配置原理    以Xilinx公司的Qpro Virtex Hi-Rel系列XQV100電路為例,FPGA的配置模式有四種方案可選擇:MasterSerial Mode,Slave Serial Mode,Master selectMAPMode,Slave selectMAP Mode。配置是通過芯片上的一組專/ 復用引腳信號完成的,主要配置功能信號如下:   (1)M0、M1、M2:下載配置模式選擇;   (2)CLK:配置時鐘信號;   (3)DONE:顯示配置狀態、控制器件啟動;

    標簽: Xilinx FPGA 集成電路 動態老化

    上傳時間: 2013-11-18

    上傳用戶:oojj

  • FPGA-CPLD芯片設置方法

    FPGA-CPLD芯片設置方法

    標簽: FPGA-CPLD 芯片設置

    上傳時間: 2015-01-01

    上傳用戶:luopoguixiong

  • PADS元件引腳定義

    PADS元件引腳定義

    標簽: PADS 元件 引腳定義

    上傳時間: 2013-11-08

    上傳用戶:bnfm

  • 各種集成芯片的封裝尺寸

    各種集成芯片的封裝尺寸,學習PCB的必備材料

    標簽: 集成芯片 封裝尺寸

    上傳時間: 2013-11-18

    上傳用戶:kristycreasy

  • 芯片封裝方式詳解

    最全的芯片封裝方式(圖文對照)

    標簽: 芯片封裝 方式

    上傳時間: 2015-01-01

    上傳用戶:yanyueshen

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