Matlab_simulink在FPGA設(shè)計中的應(yīng)用
標(biāo)簽： Matlab_simulink FPGA 中的應(yīng)用
上傳時間： 2013-08-27
上傳用戶：古谷仁美
CPLD在交流電機控制系統(tǒng)中的測速應(yīng)用，里面有一段程序，希望有幫助
標(biāo)簽： CPLD 交流電機 控制系統(tǒng) 測速
上傳時間： 2013-08-28
上傳用戶：270189020
一個好程序關(guān)于CPLD的直線插補在數(shù)字積分中的應(yīng)用
標(biāo)簽： CPLD 程序 直線 數(shù)字
上傳時間： 2013-08-31
上傳用戶：lixqiang
Median Filter 在FPGA中的實現(xiàn)
標(biāo)簽： Median Filter FPGA 中的實現(xiàn)
上傳用戶：bensonlly
CPLD、FPGA在EL顯示模塊及接口電路中的應(yīng)用,cpld實現(xiàn)數(shù)字電路取代，fpga取代液晶顯示專用控制芯片。
標(biāo)簽： CPLD FPGA 顯示模塊 接口電路
上傳用戶：181992417
CPLD在USB20接口中的應(yīng)用，usb大家都用過吧，不用多說了吧。
標(biāo)簽： CPLD USB 20 接口
CPLD/FPGA設(shè)計中的時鐘應(yīng)用講解 及其實例
標(biāo)簽： CPLD FPGA 時鐘
上傳時間： 2013-09-01
上傳用戶：3到15
詳細論述FPGA在軟件無線電技術(shù)實現(xiàn)系統(tǒng)中的應(yīng)用
標(biāo)簽： FPGA 軟件無線電 技術(shù)實現(xiàn) 中的應(yīng)用
上傳時間： 2013-09-02
上傳用戶：wsf950131
差分信號（Differential Signal）在高速電路設(shè)計中的應(yīng)用越來越廣泛，差分線大多為電路中最關(guān)鍵的信號，差分線布線的好壞直接影響到PCB板子信號質(zhì)量。
標(biāo)簽： Differential Allegro Signal 差分信號
上傳時間： 2013-09-04
上傳用戶：jennyzai
在Allegro中等長設(shè)置的高級應(yīng)用\r\n――Memory部分等長設(shè)置
標(biāo)簽： Allegro Memory 等長設(shè)置 分
上傳時間： 2013-09-06
上傳用戶：VRMMO
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
