用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
標(biāo)簽： Verilog FPGA 分頻器
上傳時(shí)間： 2013-08-30
上傳用戶：xingyuewubian
此程序用通過PFGA用VHDL語(yǔ)言實(shí)現(xiàn)了傅立葉變換，希望對(duì)大家有用
標(biāo)簽： PFGA VHDL 程序 傅立葉變換
上傳用戶：tonyshao
用CPLD驅(qū)動(dòng)SJA1000 CAN控制器
標(biāo)簽： CPLD 1000 CAN SJA
上傳時(shí)間： 2013-08-31
上傳用戶：壞壞的華仔
用CPLD做了個(gè)FPGA的FPP下載時(shí)序，驗(yàn)證過。
標(biāo)簽： CPLD FPGA FPP
上傳用戶：xy@1314
自己現(xiàn)在用的CPLD下載線，用74HC244芯片\r\n要注意設(shè)置下載模式
標(biāo)簽： CPLD 244 74 HC
上傳用戶：dancnc
用CPLD控制曼徹斯特編解碼器，很詳細(xì)的文字說明。
標(biāo)簽： CPLD 控制 曼徹斯特 編解碼器
上傳時(shí)間： 2013-09-01
上傳用戶：xiaodu1124
用單片機(jī)AT89s52和epm7128設(shè)計(jì)的頻率計(jì)
標(biāo)簽： 7128 89s s52 epm
上傳用戶：671145514
一個(gè)好用的整數(shù)分頻電路 保證你喜歡 能夠?qū)崿F(xiàn)對(duì)任意整數(shù)的分頻電路設(shè)計(jì)
標(biāo)簽： 整數(shù) 分頻電路 分頻 電路設(shè)計(jì)
上傳用戶：909000580
摘要本文介紹了一種用CPLD設(shè)計(jì)GPS數(shù)字通道相關(guān)器中C／A碼產(chǎn)生囂的方法，詳細(xì)分析了設(shè)計(jì)原理并給出了相應(yīng)的仿真結(jié)果．這種設(shè)計(jì)方法已在我們研制的GPS，GLONASS兼容機(jī)中得到實(shí)際應(yīng)用。
標(biāo)簽： CPLD GPS 數(shù)字
上傳用戶：wangdean1101
關(guān)于用CPLD和FPGA做插補(bǔ)算法的內(nèi)容,對(duì)于想用FPGA做控制的朋友是個(gè)好的借鑒!
標(biāo)簽： FPGA CPLD 插補(bǔ)算法 控制
上傳時(shí)間： 2013-09-02
上傳用戶：taox
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