国产精品一区二区三区av麻,蜜臀av性久久久久av蜜臀妖精,大菠萝精品导航

解碼庫(kù)

PICC庫函數(shù)詳解

PICC庫函數(shù)詳解

標(biāo)簽： PICC 庫函數(shù)

上傳時(shí)間： 2013-11-16

上傳用戶：gyq
信號與系統(tǒng)（奧本海默）中文習(xí)題詳解

信號與系統(tǒng)（奧本海默）中文習(xí)題詳解

標(biāo)簽： 信號與系統(tǒng) 海

上傳時(shí)間： 2014-12-28

上傳用戶：a67818601
DSP2812寄存器詳解

DSP2812寄存器詳解

標(biāo)簽： 2812 DSP 寄存器

上傳時(shí)間： 2013-11-08

上傳用戶：songyue1991
數(shù)字信號處理學(xué)習(xí)指導(dǎo)與習(xí)題精解

數(shù)字信號處理學(xué)習(xí)指導(dǎo)與習(xí)題精解

標(biāo)簽： 數(shù)字信號處理

上傳時(shí)間： 2014-12-28

上傳用戶：225588
收音機(jī)工作原理、安裝、焊接圖片詳解

收音機(jī)工作原理、安裝、焊接圖片詳解

標(biāo)簽： 收音機(jī) 工作原理焊接

上傳時(shí)間： 2013-11-18

上傳用戶：jdm439922924
Verilog_HDL的基本語法詳解（夏宇聞版）

Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種：　　系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。　　算法級（algorithm）：用高級語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。　　RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。　　門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。　　開關(guān)級（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。　　一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì)，并對所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。　　Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計(jì)。這種行為描述語言具有以下功能：　　· 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。　　· 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間。　　· 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。　　· 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。　　· 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。　　· 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。　　· 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。　　· Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能：　　- 提供了完整的一套組合型原語（primitive）; 　　- 提供了雙向通路和電阻器件的原語; 　　- 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。　　Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。　　Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。

標(biāo)簽： Verilog_HDL

上傳時(shí)間： 2013-11-23

上傳用戶：青春給了作業(yè)95
ISE新建工程及使用IP核步驟詳解

ISE新建工程及使用IP核步驟詳解

標(biāo)簽： ISE IP核工程

上傳時(shí)間： 2013-11-18

上傳用戶：peterli123456
ISE13設(shè)計(jì)流程詳解

ISE13[1].1_設(shè)計(jì)流程詳解

標(biāo)簽： ISE 13 設(shè)計(jì)流程

上傳時(shí)間： 2013-10-14

上傳用戶：hebmuljb
RFID不確定數(shù)據(jù)流中的Top-K查詢研究

在游客游跡跟蹤與追溯系統(tǒng)中，產(chǎn)生大量不確定數(shù)據(jù)，有效的Top-K查詢處理是不確定性數(shù)據(jù)管理中一項(xiàng)重要技術(shù)。研究了運(yùn)用Top-K檢索不確定數(shù)據(jù)的問題，定義了不確定數(shù)據(jù)流元組的查詢語義，提出了一種在記錄向量的基礎(chǔ)上的不確定數(shù)據(jù)查詢算法，并利用實(shí)例演示了查詢的過程。該算法按照元組的得分值進(jìn)行降序排列，概率值最高的前k個(gè)元組集合就是Top-K的查詢結(jié)果，實(shí)驗(yàn)結(jié)果表明，本文的算法更具高效性和實(shí)用性。

標(biāo)簽： Top-K RFID 數(shù)據(jù)流查詢

上傳時(shí)間： 2013-10-27

上傳用戶：l銀幕海
TCP-IP詳解.卷三：TCP事務(wù)協(xié)議，HTTP，NNTP和UNIX域協(xié)議

詳解

標(biāo)簽： TCP-IP HTTP NNTP UNIX

上傳時(shí)間： 2013-11-08

上傳用戶：lizhen9880

<li id="kcigw"></li>