收音機(jī)工作原理、安裝、焊接圖片詳解
標(biāo)簽： 收音機(jī) 工作原理 焊接
上傳時(shí)間： 2013-11-18
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SF-CY3 FPGA套件開發(fā)指南Ver6.00 （by特權(quán)同學(xué)）
標(biāo)簽： SF-CY FPGA 6.00 Ver
上傳時(shí)間： 2013-10-22
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EDA技術(shù)實(shí)用教程VHDL版本課件
標(biāo)簽： VHDL EDA 實(shí)用教程 版本
上傳時(shí)間： 2013-11-22
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： 系統(tǒng)級(jí)（system）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級(jí)（algorithm）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 門級(jí)（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級(jí)和開關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級(jí)的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對(duì)應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2013-11-23
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本資料是關(guān)于夏宇聞老師優(yōu)秀的verilog教程課件，其中包括verilog講稿PPT、verilog課件、verilog例題等。
標(biāo)簽： verilog 教程
上傳時(shí)間： 2013-10-24
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ISE新建工程及使用IP核步驟詳解
標(biāo)簽： ISE IP核 工程
上傳用戶：peterli123456
ISE13[1].1_設(shè)計(jì)流程詳解
標(biāo)簽： ISE 13 設(shè)計(jì)流程
上傳時(shí)間： 2013-10-14
上傳用戶：hebmuljb
本資料是《EDA原理及應(yīng)用》一書的配套實(shí)驗(yàn)課件，一共有18個(gè)實(shí)驗(yàn)。大家可以參考著自己做！當(dāng)然做完后也可以到電子發(fā)燒友網(wǎng)站FPGA技術(shù)聯(lián)盟QQ群（263281510）討論討論...
標(biāo)簽： EDA 實(shí)驗(yàn)
上傳時(shí)間： 2013-10-20
上傳用戶：zhuoying119
第1章-EDA設(shè)計(jì)導(dǎo)論 第2章-可編程邏輯器件設(shè)計(jì)方法 第3章-VHDL語言基礎(chǔ) 第4章-數(shù)字邏輯單元設(shè)計(jì) 第5章-VHDL高級(jí)設(shè)計(jì)技術(shù) 第6章-基于HDL和原理圖的設(shè)計(jì)輸入 第7章-設(shè)計(jì)綜合和行為仿真 第8章-設(shè)計(jì)實(shí)現(xiàn)和時(shí)序仿真 第9章-設(shè)計(jì)下載和調(diào)試 第10章-設(shè)計(jì)示例（數(shù)字鐘、UART、數(shù)字電壓表） 點(diǎn)擊鏈接，【《EDA原理及應(yīng)用》（何賓教授）實(shí)驗(yàn)課件下載 】
標(biāo)簽： EDA
上傳時(shí)間： 2013-12-20
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cpld開發(fā)套件光盤說明
標(biāo)簽： cpld 開發(fā)套件 光盤
上傳時(shí)間： 2013-11-17
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