自制的JLINK-V9，J-LINK-V9.5PCB源文件、原理圖免費分享
上傳時間： 2022-06-19
上傳用戶：shjgzh
1:打開J-Flash ARM后,首先點擊File-OpenProject...,從中選擇STM32F103RB.jflash。(例子芯片,直接在提示的目錄下找) 2.點擊File-Open data file...選擇要燒錄的可執(zhí)行文件(.hex 或者 .bin) 3:options-project settings 在里面配置cpu型號,下載方式 4: 選擇燒錄文件后,點擊Target-connect,鏈接一下硬件是否通。如果能夠連接成功會了LOG窗口最后一行顯示“Connected successfully”。5:按F3擦除芯片。6.按F5鍵將程序?qū)懭胄酒?.硬件鏈接上之后，點擊Target-Secure chip防止程序被惡意讀出。如果您的芯片用于調(diào)試，不要執(zhí)行本步驟。
標簽： J-Flash
上傳時間： 2022-06-22
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J-Link用戶手冊
標簽： J-Link
上傳時間： 2022-06-28
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IPC-A-600J CHINESE 印制板的可接受性中文版J版中文2
標簽： 印制板
上傳時間： 2022-07-18
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基于ARM 微控制器配置FPGA 的實現(xiàn)\r\n摘 要:介紹了基于ARM 內(nèi)核的ATMEL AT91FR4081 微控制器以J TAG 的ISP 方式配置XILINX\r\nXC2S150PQ208 FPGA 的實現(xiàn)過程。這是一種靈活和經(jīng)濟的FPGA 的配置方法。介紹了ISP 和J TAG 的原\r\n理、系統(tǒng)實現(xiàn)的流程、硬件電路設(shè)計、J TAG 驅(qū)動算法的實現(xiàn)和配置時間的測試結(jié)果。
標簽： XILINXFPGA ATMEL 4081 JTAG
上傳時間： 2013-08-15
上傳用戶：gououo
摘要: 介紹了時鐘分相技術(shù)并討論了時鐘分相技術(shù)在高速數(shù)字電路設(shè)計中的作用。 關(guān)鍵詞: 時鐘分相技術(shù); 應(yīng)用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數(shù)字電路設(shè)計的關(guān)鍵技術(shù)之一, 系統(tǒng)時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現(xiàn)代電子系統(tǒng)對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設(shè)計上面。但隨著系統(tǒng)時鐘頻率的升高。我們的系統(tǒng)設(shè)計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設(shè)計提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統(tǒng)時鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時鐘相應(yīng)的電磁輻射(EM I) 比較嚴重。 所以在高速數(shù)字系統(tǒng)設(shè)計中對高頻時鐘信號的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術(shù), 以低頻的時鐘實現(xiàn)高頻的處 理。 1 時鐘分相技術(shù) 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術(shù), 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設(shè)計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統(tǒng)的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現(xiàn)高精度的時間分辨。 近年來半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時鐘 芯片。這些芯片的出現(xiàn), 大大促進了時鐘分相技術(shù)在實際電 路中的應(yīng)用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(huán)(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩(wěn)定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應(yīng)用的實例加以說明。2 應(yīng)用實例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數(shù)據(jù), 與其同步的時鐘信號并不傳輸。 但本地接收到數(shù)據(jù)時, 為了準確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時鐘, 即要獲取與數(shù) 據(jù)同步的時鐘信號。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數(shù)據(jù) 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應(yīng)該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統(tǒng)設(shè)計帶來很多的困擾。 我們在這里使用鎖相環(huán)和時鐘分相技術(shù), 將一個16MHz 晶振作為時鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數(shù)據(jù)同步性最好的一個。選擇的依據(jù)是: 在每個數(shù)據(jù)幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數(shù)據(jù), 如果經(jīng)某個時鐘鎖存后的數(shù)據(jù)在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個判別原理, 我們設(shè)計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數(shù)據(jù)進行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產(chǎn)的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現(xiàn)了同步時鐘的獲取, 這部分 電路目前已實際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價格昂貴, 而且系統(tǒng)設(shè)計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產(chǎn)生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現(xiàn)在使用時鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時鐘分別作為ADC 的 轉(zhuǎn)換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經(jīng)過 緩沖、調(diào)理, 送入ADC 進行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時鐘為80MHz 的采 集系統(tǒng)達到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運用時鐘分相技術(shù), 可以有效地用低頻時鐘實現(xiàn)相當于高頻時鐘的時間性能, 并 避免了高速數(shù)字電路設(shè)計中一些問題, 降低了系統(tǒng)設(shè)計的難度。
標簽： 時鐘 分相 技術(shù)應(yīng)用
上傳時間： 2013-12-17
上傳用戶：xg262122
本文提出j以通用陣列邏輯器件GAL 和只讀存貯器EPROM 為核心器件．設(shè)計測量 顯示控制裝置的方法。配以數(shù)字式傳感器及用 最小二乘法編制的曲線自動分段椒合程序生成 的EPROM 中的數(shù)據(jù)．可用于力、溫度、光強等 非電量的測量顯示和控制。該裝置與采用微處 理器的電路相比．有相同的洲量精度，電路簡 單．而且保密性好
上傳時間： 2013-11-10
上傳用戶：langliuer
％ 該Matlab程序基于牛頓－拉夫遜算法，用于計算已知導(dǎo)納矩陣、PQ節(jié)點、PV節(jié)點、平衡節(jié)點(UA)的電力網(wǎng)絡(luò)潮流 ％ U - 各節(jié)點母線電壓 S - 各節(jié)點注入功率 S_net - 電力網(wǎng)絡(luò)總損耗 ％ PQ_P - 實算PQ節(jié)點注入有功功率 PQ_Q - 實算PQ節(jié)點注入無功功率 ％ delt_PQ_P - 實算PQ節(jié)點有功功率修正值 delt_PQ_Q －實算PQ節(jié)點無功功率修正值 ％ delt_UA_P - 實平衡節(jié)點有功功率修正值 delt_U_2 - 實平衡節(jié)點電壓平方修正值 ％ delt_PQV - 實算P Q U^2修正值 J - 雅可比矩陣 ％ e - 電壓實部 f - 電壓虛部 delt_ef - 電壓實部與虛部修正值
上傳時間： 2015-07-23
上傳用戶：王楚楚
本書以最新的資訊家電、智慧型手機、PDA產(chǎn)品為出發(fā)點，廣泛並深入分析相關(guān)的嵌入式系統(tǒng)技術(shù)。 適合閱讀： 產(chǎn)品主管、系統(tǒng)設(shè)計分析人員、欲進入此領(lǐng)域的工程師、大專院校教學(xué). 本書效益： 為開發(fā)嵌入式系統(tǒng)產(chǎn)品必備入門聖經(jīng) 進入嵌入式系統(tǒng)領(lǐng)域的寶典 第三代行動通訊終端設(shè)備與內(nèi)容服務(wù)的必備知識.
上傳時間： 2015-09-03
上傳用戶：阿四AIR
災(zāi)色統(tǒng)計聚類的matlab源碼，可用來進行統(tǒng)計分析，計算白化與灰化的情況
標簽： matlab
上傳時間： 2015-10-27
上傳用戶：1583060504
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