<strike id="gk2eo"></strike>
Cadence 16.6 和諧方法 Cadence16.6 Allegro
上傳時(shí)間： 2013-10-24
上傳用戶：sjb555
為了使車流在交通路口順暢通過，通常需要統(tǒng)計(jì)一個(gè)交通信號(hào)燈周期內(nèi)的車流量，以實(shí)現(xiàn)交通信號(hào)燈的自動(dòng)配時(shí)。文中提出了一種交通路口的車流量檢測(cè)算法。通過在道路前方設(shè)置檢測(cè)線，進(jìn)而統(tǒng)計(jì)檢測(cè)線灰度變化的情況，即可統(tǒng)計(jì)出通過的車流量。并對(duì)其進(jìn)行FPGA的硬件仿真。實(shí)驗(yàn)結(jié)果表明，此方法實(shí)現(xiàn)簡(jiǎn)單，運(yùn)算處理速度快，能夠得到較滿意的結(jié)果。
標(biāo)簽： FPGA 交通路口 車流量檢測(cè) 方法研究
上傳時(shí)間： 2014-01-17
上傳用戶：simonpeng
可編程邏輯器件（PLD）是嵌入式工業(yè)設(shè)計(jì)的關(guān)鍵元器件。在工業(yè)設(shè)計(jì)中，PLD已經(jīng)從提供簡(jiǎn)單的膠合邏輯發(fā)展到使用FPGA作為協(xié)處理器。該技術(shù)在通信、電機(jī)控制、I/O模塊以及圖像處理等應(yīng)用中支持 I/O 擴(kuò)展，替代基本的微控制器 （MCU） 或者數(shù)字信號(hào)處理器 （DSP）。 隨著系統(tǒng)復(fù)雜度的提高，F(xiàn)PGA還能夠集成整個(gè)芯片系統(tǒng)（SoC），與分立的 MCU、DSP、ASSP，以及 ASIC解決方案相比，大幅度降低了成本。不論是用作協(xié)處理器還是SoC，Altera FPGA在您的工業(yè)應(yīng)用中都具有以下優(yōu)點(diǎn)： 1. 設(shè)計(jì)集成——使用FPGA作為協(xié)處理器或者SoC，在一個(gè)器件平臺(tái)上集成 IP和軟件堆棧，從而降低成本。 2. 可重新編程能力——在一個(gè)公共開發(fā)平臺(tái)的一片 FPGA中，使工業(yè)設(shè)計(jì)能夠適應(yīng)協(xié)議、IP以及新硬件功能的發(fā)展變化。 3. 性能調(diào)整——通過FPGA中的嵌入式處理器、定制指令和IP模塊，增強(qiáng)性能，滿足系統(tǒng)要求。 4. 過時(shí)保護(hù)——較長(zhǎng)的 FPGA 產(chǎn)品生命周期，通過 FPGA 新系列的器件移植，延長(zhǎng)工業(yè)產(chǎn)品的生命周期，保護(hù)硬件不會(huì)過時(shí)。 5. 熟悉的工具——使用熟悉的、功能強(qiáng)大的集成工具，簡(jiǎn)化設(shè)計(jì)和軟件開發(fā)、IP集成以及調(diào)試。
標(biāo)簽： FPGA 工業(yè)應(yīng)用
上傳時(shí)間： 2013-11-18
上傳用戶：tb_6877751
基于FPGA火車狀態(tài)機(jī)的實(shí)現(xiàn)方法，詳細(xì)見資料
標(biāo)簽： FPGA 火車 實(shí)現(xiàn)方法 狀態(tài)
上傳時(shí)間： 2013-10-21
上傳用戶：hjkhjk
Altium_Designer9使用方法，建立新的工程及PCB布線
標(biāo)簽： Altium_Designer
上傳時(shí)間： 2013-11-19
上傳用戶：haohao
CadenceAllegro16.5-破解方法
標(biāo)簽： CadenceAllegro 16.5 破解
上傳時(shí)間： 2013-11-02
上傳用戶：zhishenglu
Altium+Designer+原理圖和PCB多通道設(shè)計(jì)方法介紹
標(biāo)簽： Designer Altium PCB 原理圖
上傳時(shí)間： 2013-11-01
上傳用戶：ccclll
PCB布線后檢查有錯(cuò)誤的處理方法
上傳時(shí)間： 2013-11-08
上傳用戶：myworkpost
不得不看的ORCAD的使用方法技巧
標(biāo)簽： ORCAD
上傳時(shí)間： 2013-11-15
上傳用戶：dongbaobao
首先介紹了采用直接數(shù)字頻率合成（DDS）技術(shù)的正弦信號(hào)發(fā)生器的基本原理和采用FPGA實(shí)現(xiàn)DDS信號(hào)發(fā)生器的基本方法，然后結(jié)合DDS的原理分析了采用DDS方法實(shí)現(xiàn)的正弦信號(hào)發(fā)生器的優(yōu)缺點(diǎn)，其中重點(diǎn)分析了幅度量化雜散產(chǎn)生的誤差及其原因，最后針對(duì)DDS原理上存在的幅度量化雜散，利用FPGA時(shí)鐘頻率可調(diào)的特點(diǎn)，重點(diǎn)提出了基于FPGA實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器的兩種改進(jìn)方法，經(jīng)過MATLAB仿真驗(yàn)證，改進(jìn)方法較好的抑制了幅度量化雜散，減小了誤差。
上傳時(shí)間： 2013-11-21
上傳用戶：himbly
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
<strike id="2em2o"></strike>