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認(rèn)(rèn)知無(wú)線電

Allegro 用戶手冊II

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VHDL源程序：半整數(shù)分頻器電路

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計(jì)PLD/FPGA時(shí)通常采用幾種時(shí)鐘類型

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ASK調(diào)制與解調(diào)VHDL程序及仿真等多篇實(shí)例

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Cadence 的中文使用手冊

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一個(gè)不錯(cuò)的cadence教程

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VHDL源程序：16位計(jì)數(shù)器的設(shè)計(jì)

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Allegro 用戶手冊I

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VERILOG HDL 實(shí)際工控項(xiàng)目源碼

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用CPLD控制LED、數(shù)碼管的顯示源代碼

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