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認(rèn)證測試

Allegro 用戶手冊II

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VHDL源程序：半整數(shù)分頻器電路

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計PLD/FPGA時通常采用幾種時鐘類型

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ASK調制與解調VHDL程序及仿真等多篇實例

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Cadence 的中文使用手冊

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一個不錯的cadence教程

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VHDL源程序：16位計數(shù)器的設計

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Allegro 用戶手冊I

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VERILOG HDL 實際工控項目源碼

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用CPLD控制LED、數(shù)碼管的顯示源代碼

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