為了縮短加法電路運(yùn)行時(shí)間，提高FPGA運(yùn)行效率，利用選擇進(jìn)位算法和差額分組算法用硬件電路實(shí)現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進(jìn)的超前進(jìn)位算法實(shí)現(xiàn)，選擇進(jìn)位算法可使不同的分組單元并行運(yùn)算，利用低位的運(yùn)算結(jié)果選擇高位的進(jìn)位為1或者進(jìn)位為零的運(yùn)算結(jié)果，節(jié)省了進(jìn)位選擇等待的時(shí)間，最后利用XILINX進(jìn)行時(shí)序仿真，在FPGA上進(jìn)行驗(yàn)證，可穩(wěn)定運(yùn)行在高達(dá)50兆的頻率，理論分析與計(jì)算機(jī)仿真表明該算法切實(shí)可行、有效并且易于實(shí)現(xiàn)。
標(biāo)簽：
進(jìn)位
加法器
硬件
電路實(shí)現(xiàn)
上傳時(shí)間：
2013-12-19
上傳用戶(hù)：jshailingzzh
