由于信道中存在干擾,數(shù)字信號在信道中傳輸?shù)倪^程中會產(chǎn)生誤碼.為了提高通信質(zhì)量,保證通信的正確性和可靠性,通常采用差錯控制的方法來糾正傳輸過程中的錯誤.本文的目的就是研究如何通過差錯控制的方法以提高通信質(zhì)量,保證傳輸?shù)恼_性和可靠性.重點研究一種信道編解碼的算法和邏輯電路的實現(xiàn)方法,并在硬件上驗證,利用碼流傳輸?shù)臏y試方法,對設計進行測試.在以上的研究基礎之上,橫向擴展和課題相關問題的研究,包括FPGA實現(xiàn)和高速硬件電路設計等方面的研究. 糾錯碼技術是一種通過增加一定的冗余信息來提高信息傳輸可靠性的有效方法.RS碼是一種典型的糾錯碼,在線性分組碼中,它具有最強的糾錯能力,既能糾正隨機錯誤,也能糾正突發(fā)錯誤.在深空通信,移動通信以及數(shù)字視頻廣播等系統(tǒng)中具有廣泛的應用,隨著RS編碼和解碼算法的改進和相關的硬件實現(xiàn)技術的發(fā)展,RS碼在實際中的應用也將更加廣泛. 在研究中,對所研究的問題進行分解,集中精力研究課題中的重點和難點,在各個模塊成功實現(xiàn)的基礎上,成功的進行系統(tǒng)組合,協(xié)調(diào)各個模塊穩(wěn)定的工作. 在本文中的EDA設計中,使用了自頂向下的設計方法,編解碼算法每一個子模塊分開進行設計,最后在頂層進行元件例化,正確實現(xiàn)了編碼和解碼的功能. 本文首先介紹相關的數(shù)字通信背景；接著提出糾錯碼的設計方案,介紹RS(31,15)碼的編譯碼算法和邏輯電路的實現(xiàn)方法,RTL代碼編寫和邏輯仿真以及時序仿真,并討論了FPGA設計的一般性準則以及高速數(shù)字電路設計的一些常用方法和注意事項；最后設計基于FPGA的硬件電路平臺,并利用靜態(tài)和動態(tài)的方法對編解碼算法進行測試. 通過對編碼和解碼算法的充分理解,本人使用Verilog HDL語言對算法進行了RTL描述,在Altera公司Cyclone系列FPGA平臺上面實現(xiàn)了編碼和解碼算法. 其中,編碼的最高工作頻率達到158MHz,解碼的最高工作頻率達到91MHz.在進行硬件調(diào)試的時候,整個系統(tǒng)工作在30MHz的時鐘頻率下,通過了硬件上的靜態(tài)測試和動態(tài)測試,并能夠正確實現(xiàn)預期的糾錯功能.
標簽：
FPGA
保密通信
RS編解碼
上傳時間：
2013-07-01
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基于小波變換和神經(jīng)網(wǎng)絡理論,對非穩(wěn)定、大信噪比(SNR)變化的通信信號進行有效的特征提取和分類,實現(xiàn)了通信信號調(diào)制方式的分類識別.首先,采用基于多分辨分析框架的Mallat快速算法提取離散細節(jié)作為特征采,實驗得出db3小波非常適合作為特征提取小波,用小波變換大大壓縮了通信信號特征矢量,提取的信號特征矢量64點;然后依據(jù)神經(jīng)網(wǎng)絡理論,分別采用BP網(wǎng)絡作為分類器對通信信號調(diào)制識別分類.從計算機模擬實驗結果可知,該方法能很好地完成通信信號調(diào)制識別分類任務,使識別正確率得到了明顯改善,同時降低了識別分類過程的復雜度,并且為通信信號調(diào)制識別的DSP實現(xiàn)提供了快速計算的理論基礎.其次,介紹了TMS320LF2407 DSP和FPGA的結構原理,并在此基礎上設計了數(shù)字信號處理板和制作調(diào)試電路板.最后,用匯編和C語言編制A/D程序、串口通信程序和應用程序,并在信號處理板上調(diào)試和運行.
標簽：
DSPs
FPGA
通信信號
調(diào)制識別
上傳時間：
2013-07-23
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