Allegro 里面如何在端接匹配的情況下調(diào)等長線
上傳時間： 2013-09-06
上傳用戶：gdgzhym
電路仿真不僅應用于電路設計階段，也用于電路故障診斷中。電路仿真結果能夠為建立電路測試診斷知識庫提供重要的參考信息。本文簡要介紹了電路仿真收斂性的相關理論，分析了板級模擬電路直流分析和瞬態(tài)分析的仿真收斂性問題，深入探討了電路仿真技術的原理和發(fā)展，重點研究了新的電路仿真算法，并將其應用于模擬電路仿真系統(tǒng)中。
上傳時間： 2014-12-23
上傳用戶：hopy
凌力爾特公司的 LT®5575 直接轉(zhuǎn)換解調(diào)器實現(xiàn)了超卓線性度和噪聲性能的完美結合。
標簽： 高線性度 元件 直接轉(zhuǎn)換 接收器
上傳時間： 2013-11-10
上傳用戶：mikesering
數(shù)字容性隔離器的應用環(huán)境通常包括一些大型電動馬達、發(fā)電機以及其他產(chǎn)生強電磁場的設備。暴露在這些磁場中，可引起潛在的數(shù)據(jù)損壞問題，因為電勢（EMF，即這些磁場形成的電壓）會干擾數(shù)據(jù)信號傳輸。由于存在這種潛在威脅，因此許多數(shù)字隔離器用戶都要求隔離器具備高磁場抗擾度 (MFI)。許多數(shù)字隔離器技術都聲稱具有高 MFI，但容性隔離器卻因其設計和內(nèi)部結構擁有幾乎無窮大的MFI。本文將對其設計進行詳細的介紹。
上傳時間： 2013-10-26
上傳用戶：litianchu
本電路提供一種擴展AD7745/AD7746容性輸入范圍的方法。同時，還說明如何充分利用片內(nèi)CapDAC，使范圍擴展系數(shù)最小，從而優(yōu)化電路，實現(xiàn)最佳性能。AD7745具有一個電容輸入通道，AD7746則有兩個通道。每個通道均可配置為單端輸入或差分輸入方式。
上傳時間： 2013-11-21
上傳用戶：天誠24
電位計訊號轉(zhuǎn)換器 AT-PM1-P1-DN-ADL 1．產(chǎn)品說明 AT系列轉(zhuǎn)換器/分配器主要設計使用于一般訊號迴路中之轉(zhuǎn)換與隔離；如 4~20mA、0~10V、熱電偶(Type K, J, E, T)、熱電阻(Rtd-Pt100Ω)、荷重元、電位計(三線式)、電阻(二線式)及交流電壓/電流等訊號，機種齊全。 此款薄型設計的轉(zhuǎn)換器/分配器，除了能提供兩組訊號輸出（輸出間隔離）或24V激發(fā)電源供傳送器使用外，切換式電源亦提供了安裝的便利性。上方并設計了電源、輸入及輸出指示燈及可插拔式接線端子方便現(xiàn)場施工及工作狀態(tài)檢視。 2.產(chǎn)品特點 可選擇帶指撥開關切換，六種常規(guī)輸出信號0-5V/0~10V/1~5V/2~10V/4~20mA/ 0~20mA 可自行切換。 雙回路輸出完全隔離，可選擇不同信號。 設計了電源、輸入及輸出LED指示燈，方便現(xiàn)場工作狀態(tài)檢視。 規(guī)格選擇表中可指定選購0.1%精度 17.55mm薄型35mm導軌安裝。 依據(jù)CE國際標準規(guī)范設計。 3.技術規(guī)格 用途：信號轉(zhuǎn)換及隔離 過載輸入能力：電流：10×額定10秒 第二組輸出：可選擇 輸入范圍：P1：0 Ω ~ 50.0 Ω / ~ 2.0 KΩ P2：0 Ω ~ 2.0 KΩ / ~ 100.0 KΩ 精確度: ≦±0.2% of F.S. ≦±0.1% of F.S. 偵測電壓：1.6V 輸入耗損: 交流電流:≤ 0.1VA; 交流電壓:≤ 0.15VA 反應時間: ≤ 250msec (10%~90% of FS) 輸出波紋: ≤ ±0.1% of F.S. 滿量程校正范圍:≤ ±10% of F.S.，2組輸出可個別調(diào)整 零點校正范圍:≤ ±10% of F.S.，2組輸出可個別調(diào)整 隔離:AC 2.0 KV 輸出1與輸出2之間 隔離抗阻：DC 500V 100MΩ 工作電源: AC 85~265V/DC 100~300V, 50/60Hz 或 AC/DC 20~56V (選購規(guī)格) 消耗功率: DC 4W, AC 6.0VA 工作溫度: 0~60 ºC 工作濕度: 20~95% RH, 無結露 溫度系數(shù): ≤ 100PPM/ ºC (0~50 ºC) 儲存溫度: -10~70 ºC 保護等級: IP 42 振動測試: 1~800 Hz, 3.175 g2/Hz 外觀尺寸: 94.0mm x 94.0mm x 17.5mm 外殼材質(zhì): ABS防火材料，UL94V0 安裝軌道: 35mm DIN導軌 (EN50022) 重量: 250g 安全規(guī)范(LVD): IEC 61010 (Installation category 3) EMC: EN 55011:2002; EN 61326:2003 EMI: EN 55011:2002; EN 61326:2003 常用規(guī)格：AT-PM1-P1-DN-ADL 電位計訊號轉(zhuǎn)換器，一組輸出，輸入范圍：0 Ω ~ 50.0 Ω / ~ 2.0 KΩ，輸出一組輸出4-20mA，工作電源AC/DC20-56V
標簽： 電位計 訊號 轉(zhuǎn)換器
上傳時間： 2013-11-05
上傳用戶：feitian920
isoad系列產(chǎn)品實現(xiàn)傳感器和主機之間的信號安全隔離和高精度數(shù)字采集與傳輸，廣泛應用于rs-232/485總線工業(yè)自動化控制系統(tǒng)，4-20ma / 0-10v信號測量、監(jiān)視和控制，小信號的測量以及工業(yè)現(xiàn)場信號隔離及長線傳輸?shù)冗h程監(jiān)控場合。通過軟件的配置，可接入多種傳感器類型，包括電流輸出型、電壓輸出型、以及熱電偶等等。 產(chǎn)品內(nèi)部包括電源隔離，信號隔離、線性化，a/d轉(zhuǎn)換和rs-485串行通信等模塊。每個串口最多可接256只iso ad系列模塊，通訊方式采用ascii 碼字符通訊協(xié)議或modbus rtu通訊協(xié)議，其指令集兼容于adam模塊，波特率可由用戶設置，能與其他廠家的控制模塊掛在同一rs-485總線上，便于主機編程。 isoad系列產(chǎn)品是基于單片機的智能監(jiān)測和控制系統(tǒng)，所有用戶設定的校準值，地址，波特率，數(shù)據(jù)格式，校驗和狀態(tài)等配置信息都儲存在非易失性存儲器eeprom里。 isoad系列產(chǎn)品按工業(yè)標準設計、制造，信號輸入 / 輸出之間隔離，可承受3000vdc隔離電壓，抗干擾能力強，可靠性高。工作溫度范圍- 45℃～+80℃。
標簽： 20 mA D轉(zhuǎn)換 模擬信號
上傳時間： 2013-11-23
上傳用戶：comer1123
各研究機構提出了像素補償電路用于改善OLED的均勻性和穩(wěn)定性等問題,文中對目前采用有源OLED的α-Si TFT和p-Si TFT的各種像素補償電路進行了分析。分析結果表明,文中設計方案取得了一定的效果,但尚存不足。
上傳時間： 2013-11-21
上傳用戶：pioneer_lvbo
摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數(shù)字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數(shù)字電路設計的關鍵技術之一, 系統(tǒng)時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現(xiàn)代電子系統(tǒng)對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統(tǒng)時鐘頻率的升高。我們的系統(tǒng)設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統(tǒng)時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數(shù)字系統(tǒng)設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現(xiàn)高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統(tǒng)的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現(xiàn)高精度的時間分辨。 近年來半導體技術的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時鐘 芯片。這些芯片的出現(xiàn), 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(huán)(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩(wěn)定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數(shù)據(jù), 與其同步的時鐘信號并不傳輸。 但本地接收到數(shù)據(jù)時, 為了準確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時鐘, 即要獲取與數(shù) 據(jù)同步的時鐘信號。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y構如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數(shù)據(jù) 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統(tǒng)設計帶來很多的困擾。 我們在這里使用鎖相環(huán)和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數(shù)據(jù)同步性最好的一個。選擇的依據(jù)是: 在每個數(shù)據(jù)幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數(shù)據(jù), 如果經(jīng)某個時鐘鎖存后的數(shù)據(jù)在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數(shù)據(jù)的同步性最好(相關)。 根據(jù)這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數(shù)據(jù)進行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產(chǎn)的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現(xiàn)了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關鍵部 分。高速的ADC 價格昂貴, 而且系統(tǒng)設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統(tǒng) ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產(chǎn)生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現(xiàn)在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時鐘分別作為ADC 的 轉(zhuǎn)換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經(jīng)過 緩沖、調(diào)理, 送入ADC 進行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時鐘為80MHz 的采 集系統(tǒng)達到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現(xiàn)相當于高頻時鐘的時間性能, 并 避免了高速數(shù)字電路設計中一些問題, 降低了系統(tǒng)設計的難度。
上傳時間： 2013-12-17
上傳用戶：xg262122
PCB的可制造性與可測試性，很詳細的pcb學習資料。
上傳時間： 2014-06-22
上傳用戶：熊少鋒
