開關磁阻電機是電機技術與現(xiàn)代電力電子技術、微機控制技術相結合的產(chǎn)物,既具有結構簡單堅固、成本低、容錯能力強,耐高溫等優(yōu)點,又在高度發(fā)展的電力電子和微機控制技術的支持下獲得了良好的可控性能,目前己經(jīng)在多個工業(yè)部門得到應用。因此,開關磁阻電機在驅動調速領域有著良好的發(fā)展前景。本論文在對前人成果的廣泛了解和研究基礎上,以philip公司生產(chǎn)的LPC2101為主控芯片,充分利用其高速運算能力和面向電機控制的高效控制能力,設計并制作了SRM控制器與系統(tǒng)軟件。本文以開關磁阻電機的調速控制策略及其控制實現(xiàn)方法為主要研究內容,對開關磁阻電機的數(shù)學模型、功率變換器技術、控制策略、控制方案的實現(xiàn)進行了全面深入的研究。 全文的研究工作分為五個部分,第一部分介紹了開關磁阻電機調速系統(tǒng)的構成及基本工作原理,綜述了開關磁阻電機的國內外發(fā)展現(xiàn)狀、特點及研究動向,總結了開關磁阻電機系統(tǒng)存在的技術問題,提出了本文的研究目的和主要研究內容。 第二部分引用并討論了SR電動機的基本數(shù)學模型和準線性數(shù)學模型,然后基于此重點分析了與電動機運行特性密切相關的相電流波形與轉子角位移的函數(shù)關系,最后根據(jù)課題所關心的控制系統(tǒng)設計,在理論分析的基礎上提出了SR電動機控制方案并進行了原理性分析,對SR電動機各個運行階段的特點進行分析并初步提出控制方案。 第三部分對SR電動機調速系統(tǒng)的硬件設計進行了詳細說明,主要包括以LPC2101為核心的控制系統(tǒng)的研究與設計,根據(jù)SR電機的控制特點,盡可能地開發(fā)了LPC2101的硬件資源和軟件資源,使控制系統(tǒng)具有很高的控制精度和靈活性,然后對功率變換器進行了設計和制作,分析了各種主電路形式的優(yōu)缺點,采用了新型IGBT功率管作為主開關元器件,使功率變換器結構得到簡化,設計了IGBT的功率驅動電路,并專門設計了電壓鉗位電路和諸如過壓、過流保護等保護單元,保證了整個系統(tǒng)安全可靠地運行,然后分析了SR電動機控制系統(tǒng)位置傳感器檢測電路設計、電流及電壓斬波電路設計、電流檢測及保護電路設計等。 第四部分主要介紹了系統(tǒng)的總體控制思想,分析了各個運行階段的控制策略,對控制策略的軟件實現(xiàn)進行了設計,并給出了軟件實現(xiàn)的具體流程圖,直觀地體現(xiàn)了軟件編程思想。最后,對系統(tǒng)進行了實驗研究及分析。目前,該控制系統(tǒng)已調試完畢,基本實現(xiàn)預期功能。 本文對以ARM為控制核心的開關磁阻電動機控制系統(tǒng)進行了研究,得出了基于有位置傳感器檢測的控制方案。針對SR電機的控制特點,充分利用了ARM的硬件資源,采用PID數(shù)字調節(jié),發(fā)出相通斷信號和PWM信號,并和電流、電壓等保護信號相結合,實現(xiàn)對主功率元件的通斷控制。并且設計了相應的外圍硬件檢測、保護、控制及人機接口電路,使控制系統(tǒng)結構緊湊,可靠性高;系統(tǒng)的控制軟件設計,采用模塊化的程序設計方法,增強了系統(tǒng)的可讀性及可維護性,實現(xiàn)了一種電壓斬波和電流斬波控制相結合的控制方式;結合系統(tǒng)的硬件設計,開發(fā)了相應的軟件模塊,使系統(tǒng)具有完善的保護和控制性能。 本系統(tǒng)經(jīng)過試驗,調速范圍可達100~2000轉/分,效率較高,性能優(yōu)良,驗證了控制思想和控制方法的正確性。
標簽: ARM 開關磁阻 電機驅動 系統(tǒng)設計
上傳時間: 2013-04-24
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在利益的驅使下,超限運輸在世界各地已成為了普遍現(xiàn)象。這給國家?guī)砹酥T多經(jīng)濟和社會問題。實踐證明動態(tài)稱重系統(tǒng)(WIM)能有效地抑制超限運輸,但同時也存在部分問題,這些問題的解決有賴于國家相關法規(guī)的出臺,也有賴于關鍵測量設備(WIM系統(tǒng))性能的提高。 由于應變式稱重傳感器容易受到各種環(huán)境干擾,對環(huán)境適應性差,課題采用光纖Bragg光柵傳感器(FBG)作為稱重傳感器,它具有很強的抗干擾性,利于提高系統(tǒng)測量精度。使用光纖傳感器的關鍵是波長解調技術,本文在比較了幾種常見解調技術的前提下,結合課題的實際情況選用了基于F-P腔可調諧濾波解調方法,文章在分析該解調方法原理的基礎上,設計了解調器中的各個硬件電路模塊;此外,為了提高數(shù)據(jù)采集、傳輸?shù)男?,文章還對數(shù)據(jù)緩沖電路進行了設計,在電路中引入了換體存儲及DMA傳輸技術。 鑒于動態(tài)稱重信號為短歷程信號并且包含各種各樣的噪聲,稱重算法的研究也是本課題要解決的重要內容。本文在分析了稱臺振動及已有先驗知識的基礎上,將小波分析、LM非線性擬合算法及殘差分析相結合應用在動態(tài)稱重系統(tǒng)中,為了驗證算法的有效性,利用MATLAB對實測數(shù)據(jù)進行了仿真分析,結果表明該算法能夠提高測量精度。 提高動態(tài)稱重系統(tǒng)性能指標的另一方面是提高系統(tǒng)運行的軟硬件平臺。課題采用的核心硬件為Xscale ARM平臺,處理器時鐘可高達400MHz;軟件上采用了多用戶、多任務的Linux操作系統(tǒng)平臺。文章對操作系統(tǒng)linux2.6進行了合適的配置,成功地將它移植到了課題的ARM平臺上,并且在此操作系統(tǒng)上設計了基于MiniGUI的人機交互界面及波長解調和數(shù)據(jù)緩沖電路的驅動程序。
標簽: ARM 光纖傳感技術 動態(tài)稱重 系統(tǒng)研究
上傳時間: 2013-07-26
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LED照明已確然成為一項主流技術。該項技術正日臻成熟,標志之一就是大量LED照明標準和規(guī)范的陸續(xù)出臺。嚴格的效率要求已存在相當一段時間了,今后仍將不斷提高。但近段時間,LED照明設計師的工作卻更為棘手了,因為要同時滿足以下兩項要求:既要用針對白熾燈的調光器來實現(xiàn)調光控制功能,又要實現(xiàn)高功率因數(shù)性能。
上傳時間: 2013-05-27
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近年來提出的光突發(fā)交換OBS(Optical.Burst Switching)技術,結合了光路交換(OCS)與光分組交換(OPS)的優(yōu)點,有效支持高突發(fā)、高速率的多種業(yè)務,成為目前研究的熱點和前沿。 本論文圍繞國家“863”計劃資助課題“光突發(fā)交換關鍵技術和試驗系統(tǒng)”,主要涉及兩個方面:LOBS邊緣節(jié)點核心板和光板FPGA的實現(xiàn)方案,重點關注于邊緣節(jié)點核心板突發(fā)包組裝算法。 本文第一章首先介紹LOBS網(wǎng)絡的背景、架構,分析了LOBS網(wǎng)絡的關鍵技術,然后介紹了本論文后續(xù)章節(jié)研究的主要內容。 第二章介紹了LOBS邊緣節(jié)點的總體結構,主要由核心板和光板組成。核心板包括千兆以太網(wǎng)物理層接入芯片,突發(fā)包組裝FPGA,突發(fā)包調度FPGA,SDRAM以及背板驅動芯片($2064)等硬件模塊。光板包括$2064,發(fā)射FPGA,接收FPGA,光發(fā)射機,光接收機,CDR等硬件模塊。論文對這些軟硬件資源進行了詳細介紹,重點關注于各FPGA與其余硬件資源的接口。 第三章闡明了LOBS邊緣節(jié)點FPGA的具體實現(xiàn)方法,分為核心板突發(fā)包組裝FPGA和光板FPGA兩部分。核心板FPGA對數(shù)據(jù)和描述信息分別存儲,僅對描述信息進行處理,提高了組裝效率。在維護突發(fā)包信息時,實時查詢和更新FEC配置表,保證了對FEE狀態(tài)表維護的靈活性。在讀寫SDRAM時都采用整頁突發(fā)讀寫模式,對MAC幀整幀一次性寫入,讀取時采用超前預讀模式,對SDRAM內存的使用采取即時申請方式,十分靈活高效。光板FPGA分為發(fā)射和接收兩個方向,主要是將進入FPGA的數(shù)據(jù)進行同步后按照指定的格式發(fā)送。 第四章總結了論文的主要內容,并對LOBS技術進行展望。本論文組幀算法采用動態(tài)組裝參數(shù)表的方法,可以充分支持各種擴展,包括自適應動態(tài)組裝算法。
上傳時間: 2013-05-26
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H.264作為新一代視頻編碼標準,相比上一代視頻編碼標準MPEG2,在相同畫質下,平均節(jié)約64﹪的碼流。該標準僅設定了碼流的語法結構和解碼器結構,實現(xiàn)靈活性極大,其規(guī)定了三個檔次,每個檔次支持一組特定的編碼功能,并支持一類特定的應用,因此。H.264的編碼器的設計可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能,但是其復雜度卻比一般編碼器高的多。本文對H.264進行了編碼復雜度分析,并統(tǒng)計了整個軟件編碼中計算量的分布。H.264中采用了率失真優(yōu)化算法,提高了幀內預測編碼的效率。在該算法下進行幀內預測時,為了得到一個宏塊的預測模式,需要進行592次率失真代價計算。因此為了降低幀內預測模式選擇的計算復雜度,本文改進了幀內預測模式選擇算法。實踐證明,在PSNR值的損失可以忽略不計的情況下,該算法相比原算法,幀內編碼時間平均節(jié)約60﹪以上,對編碼的實時性有較大幫助。 為了實現(xiàn)實時編碼,考慮到FPGA的高效運算速度和使用靈活性,本文還研究了H.264編碼器基本檔次的FPGA實現(xiàn)。首先研究了H.264編碼器硬件實現(xiàn)架構,并對影響編碼速度,且具有硬件實現(xiàn)優(yōu)越性的幾個重要部分進行了算法研究和FPGA.實現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對這些模塊進行了綜合和時序仿真,并將驗證后通過的系統(tǒng)模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中,進行了在線測試,驗證了該系統(tǒng)對輸入的殘差數(shù)據(jù)實時壓縮編碼的功能。 本文對H.264編碼器幀內預測模式選擇算法的改進,算法實現(xiàn)簡單,對軟件編碼的實時性有很大幫助。本文對在單片F(xiàn)PGA上實現(xiàn)H.264編碼器做出了探索性嘗試,這對H.264編碼器芯片的設計有著積極的借鑒性。
上傳時間: 2013-05-25
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JPEG2000是由ISO/ITU-T組織下的IECJTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標準,其優(yōu)良的壓縮特性使得它將具有廣泛的應用領域。JPEG2000算法非常復雜,圖像編碼過程占用了大量的處理器時間開銷和內存開銷,因而通過對JPEG2000算法進行優(yōu)化并采用硬件電路來實現(xiàn)JPEG2000標準的部分或全部內容,對加快編碼速度從而擴展其應用領域有重要的意義。 本文的研究主要包括兩方面的內容,其一是JPEG2000算術編碼器算法的研究與硬件設計,其二是JPEG2000碼率控制算法的研究與優(yōu)化算法的設計。在研究算術編碼器過程中,首先研究了JPEG2000中基于上下文的MQ算術編碼器的編碼原理和編碼流程,之后采用有限狀態(tài)機和二級流水線技術,并在不影響關鍵路徑的情況下通過對算術編碼步驟優(yōu)化采用硬件描述語言對算術編碼器進行了設計,并通過了功能仿真與綜合。實驗證明該設計不但編碼速度快,而且流水線短,硬件設計的復雜度低且易于控制。 在研究碼率控制算法過程中,首先結合率失真理論建立了算法的數(shù)學模型,并驗證了該算法的有效性,之后深入分析了該數(shù)學模型的實現(xiàn)流程,找出影響算法效率的關鍵路徑。在對算法優(yōu)化時采用黃金分割點算法代替原來的二分查找法,并使用了碼塊R-D斜率最值記憶和碼率誤差控制算法。實驗證明,采用優(yōu)化算法在增加少量系統(tǒng)資源的情況下使得計算效率提高了60%以上。之后,分析了率失真理論與JPEG2000中PCRD-opt算法的具體實現(xiàn),又提出了一種失真更低的比特分配方案,即按照“失真/碼長”值從大到小通道編碼順序進行編碼,通過對該算法的仿真驗證,得出在固定碼率條件下新算法將產(chǎn)生更少的失真。
上傳時間: 2013-07-13
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本文將EDA技術與傳統(tǒng)的控制理論相結合,研制了一種全新的基于FPGA技術之上的PID和模糊控制器,并加以優(yōu)化后應用于FESTO液位控制系統(tǒng)上.該控制器基于PLD組成的系統(tǒng),很自然地避開CPU的程序跑飛、死循環(huán)、復位不可靠等缺點,最大程度的提高設計效率和系統(tǒng)的可靠性;同時相對于傳統(tǒng)的硬件控制器而言,它的高集成度所需較少外圍電路,降低設計成本,為控制器地實現(xiàn)提供了一種新方案.此外,本文的模糊控制器對傳統(tǒng)規(guī)則表進行改進,在被控量接近穩(wěn)態(tài)值時規(guī)則表部分自適應于具體的期望值,消除了穩(wěn)態(tài)值附近的震蕩,大大提高了系統(tǒng)的穩(wěn)定性.
上傳時間: 2013-06-21
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隨著信息社會的發(fā)展,人們要處理的各種信息總量變得越來越大,尤其在處理大數(shù)據(jù)量與實時處理數(shù)據(jù)方面,對處理設備的要求是非常高的。為滿足這些要求,實時快速的各種CPU、處理板應運而生。這類CPU與板卡處理數(shù)據(jù)速度快,效率高,并且不斷的完善與發(fā)展。此類板卡要求與外部設備通訊,同時也要進行內部的數(shù)據(jù)交換,于是板卡的接口設備調試與內部數(shù)據(jù)交換也成為必須要完成的工作。本文所作的工作正是基于一種高速通用信號處理板的外部接口和內部數(shù)據(jù)通道的設計。 本文首先介紹了通用信號處理板的應用開發(fā)背景,包括此類板卡使用的處理芯片、板上設備、發(fā)展概況以及和外部相連的各種總線概況,同時說明了本人所作的主要工作。 其次,介紹了PCI接口的有關規(guī)范,給出了通用信號處理板與CPCI的J1口的設計時序;介紹了DDR存儲器的概況、電平標準以及功能寄存器,并給出了與DDR.存儲器接口的設計時序;介紹了片上主要數(shù)據(jù)處理器件TS-202的有關概況,設計了板卡與DSP的接口時序。 再次,介紹了Altera公司FPGA的程序設計流程,并使用VHDL語言編程完成各個模塊之間的數(shù)據(jù)傳遞,并重點介紹了DDR控制核的編寫。 再次,介紹了WDM驅動程序的結構,程序設計方法等。 最后,通過從工控機向通用信號處理板寫連續(xù)遞增的數(shù)據(jù)驗證了整個系統(tǒng)已經(jīng)正常工作。實現(xiàn)了信號處理板內部數(shù)據(jù)通道設計以及與外部接口的通訊;并且還提到了對此設計以后地完善與發(fā)展。 本文所作的工作如下: 1、設計完成了處理板各接口時序,使處理板可以從接口接受/發(fā)送數(shù)據(jù)。 2、完成了FPGA內部的數(shù)據(jù)通道的設計,使數(shù)據(jù)可以從CPCI準確的傳送到DSP進行處理,并編寫了DSP的測試程序。 3、完成了DDR SDRAM控制核的VHDL程序編寫。 4、完成了PCI驅動程序的編寫。
標簽: FPGA 高速并行 信號處理板 數(shù)據(jù)接口
上傳時間: 2013-06-30
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This application note describes how the NCP3063 can be configured as a buck controller to drive an e
上傳時間: 2013-05-28
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AES是美國于2000年10月份確立的高級加密標準,該標準的反饋鏈路模式AESCBC加密算法,用于在IPSec中替代DESCBC和3DESCBC。 加密是安全數(shù)據(jù)網(wǎng)絡的關鍵,要保證在公眾網(wǎng)上傳輸?shù)男畔⒉槐桓`取和偷聽,必須對數(shù)據(jù)進行加密。在不影響網(wǎng)絡性能的前提下,快速實現(xiàn)數(shù)據(jù)加密/解密,對于開發(fā)高性能的安全路由器、安全網(wǎng)關等對數(shù)據(jù)處理速度要求高的通信設備具有重要的意義。 在目前可查詢的基于FPGA技術實現(xiàn)AESCBC的設計中,最快的加/解密速度達到700Mbps/400MHZ。商用CPU奔騰4主頻3.06,用匯編語言編寫程序,全部資源用于加密解密,最快的加密解密速度可以達到1.4Gbps。但根據(jù)國外測試結果表明,即使開發(fā)的路由器本身就基于高性能的雙64位MIPS網(wǎng)絡處理器,軟件加密解決方案僅能達到路由器所要求的最低吞吐速率600Mbps。 本文首先研究分析了目前幾種實現(xiàn)AESCBC的方法有缺點的情況下,在深入研究影響硬件快速實現(xiàn)AESCBC難點基礎上,設計出一種適應于報文加密解密的硬件快速實現(xiàn)AESCBC的方案,在設計中采用加密解密和密鑰展開并行工作,實現(xiàn)了在線提供子密鑰。在解密中采用了雙隊列技術,實現(xiàn)了報文解密和子密鑰展開協(xié)調工作,提高了解密速度。 本文在quartus全面仿真設計方案的基礎上,全面驗證了硬件實現(xiàn)AESCBC方案的正確性,全面分析了本設計加密解密的性能。并且針對設計中的流水線效率低的問題,提出改善流水線性能的方案,設計出報文級并行加密解密方案,并且給出了硬件實現(xiàn)VPN的初步方案。實現(xiàn)了單一模塊加密速度達到1.16Gbps,單一模塊解密速度達到900Mbps,多個模塊并行工作加密解密速度達到6.4Gbps。 論文最后給出了總結與展望。目前實現(xiàn)的AESCBC算法,只能通過仿真驗證其功能的正確性,還需要下載到芯片上做進一步的驗證。要用硬件實現(xiàn)整個IPSec,還要進一步開發(fā)基于FPGA的技術。總之,為了適應路由器發(fā)展的需求,還有很多技術需要研究。
標簽: AES_CBC FPGA 性能 實現(xiàn)研究
上傳時間: 2013-05-29
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