現(xiàn)場可編程門陣列(FPGA)是一種可實(shí)現(xiàn)多層次邏輯器件。基于SRAM的FPGA結(jié)構(gòu)由邏輯單元陣列來實(shí)現(xiàn)所需要的邏輯函數(shù)。FPGA中，互連線資源是預(yù)先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實(shí)現(xiàn)的，所以相對于ASIC中互連線所占用的面積更大。為了節(jié)省芯片面積，一般都采用單個(gè)MOS晶體管來連接邏輯資源。MOS晶體管的導(dǎo)通電阻可以達(dá)到千歐量級，可分割金屬線段的電阻相對于MOS管來說是可以忽略的，然而它和地之間的電容達(dá)到了0.1pf[1]。為了評估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結(jié)果，但是基于此模型需要花費(fèi)太多的時(shí)間。這在基于時(shí)序驅(qū)動(dòng)的工藝映射和布局布線以及靜態(tài)時(shí)序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關(guān)盒都是由MOS管組成的。FPGA中的時(shí)延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對于MOS管的建模對FPGA時(shí)延估算有很大的影響意義。對于MOS管，Muhammad[15]采用導(dǎo)通電阻來代替MOS管，然后用。Elmore[3]時(shí)延和Rubinstein[4]時(shí)延模型估算互連時(shí)延。Elmore時(shí)延用電路的一階矩來近似信號到達(dá)最大值50％時(shí)的時(shí)延，而Rubinstein也是通過計(jì)算電路的一階矩估算時(shí)延的上下邊界來估算電路的時(shí)延，然而他們都是用來計(jì)算RC互連時(shí)延。傳輸管是非線性器件，所以沒有一個(gè)固定的電阻，這就造成了Elmore時(shí)延和Rubinstein時(shí)延模型的過于近似的估算，對整體評估FPGA的性能帶來負(fù)面因素。 本論文提出快速而精確的現(xiàn)場可編程門陣列FPGA中的互連資源MOS傳輸管時(shí)延模型。首先從階躍信號推導(dǎo)出適合50％時(shí)延的等效電阻模型，然后在斜坡輸入的時(shí)候，給出斜坡輸入時(shí)的時(shí)延模型，并且給出等效電容的計(jì)算方法。結(jié)果驗(yàn)證了我們精確的時(shí)延模型在時(shí)間上的開銷少的性能。 在島型FPGA中，單個(gè)傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨(dú)作為輸入或者輸出管腳，以致于它們不是一個(gè)線網(wǎng)的起點(diǎn)就是線網(wǎng)的終點(diǎn)。而這恰恰忽略了管腳實(shí)際在物理上可以作為互連線來使用的情況(VPR認(rèn)為dogleg現(xiàn)象本身對性能提高不多)。本論文通過對dogleg現(xiàn)象進(jìn)行了探索，并驗(yàn)證了在使用SUBSET開關(guān)盒的情況下，dogleg能提高FPGA的布通率。
標(biāo)簽： FPGA 布線 法的研究
上傳時(shí)間： 2013-07-24
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隨著無線通信技術(shù)的不斷發(fā)展，人們對移動(dòng)通信及寬帶無線接入業(yè)務(wù)需求的不斷增長，無線頻譜資源顯得日益匱乏。因此，如何提高頻譜利用率，一直以來就是無線通信領(lǐng)域研究的主要任務(wù)。認(rèn)知無線電的提出成為當(dāng)下解決頻譜資源稀缺的一個(gè)有效方法。而認(rèn)知無線電的特性要求認(rèn)知無線系統(tǒng)必須具備一個(gè)可重構(gòu)的自適應(yīng)調(diào)制解調(diào)器。因此，對于認(rèn)知無線電平臺(tái)中自適應(yīng)可重構(gòu)調(diào)制解調(diào)器的深入研究具有重大的意義。 軟件無線電是實(shí)現(xiàn)認(rèn)知無線電的理想平臺(tái)。本文首先闡述了軟件無線電的基本工作原理及關(guān)鍵技術(shù)，對多速率信號處理中的內(nèi)插和抽取、帶通采樣、數(shù)字下變頻、濾波等技術(shù)進(jìn)行了分析與探討，為設(shè)計(jì)自適應(yīng)可重構(gòu)調(diào)制解調(diào)器的設(shè)計(jì)提供了理論基礎(chǔ)。然后介紹了認(rèn)知無線電系統(tǒng)的構(gòu)成和基本工作方式，接著重點(diǎn)研究了其中通信模塊的FPGA實(shí)現(xiàn)。在通信模塊的實(shí)現(xiàn)中，研究了基于認(rèn)知無線電的BPSK、π/4 DQPSK、8PSK及16QAM調(diào)制解調(diào)技術(shù)，簡要論述了他們的基本概念和原理，并給出了設(shè)計(jì)方案。接著按信號流程逐一介紹了各個(gè)功能模塊在DSP+FPGA硬件平臺(tái)上的實(shí)現(xiàn)，并對得到的數(shù)據(jù)進(jìn)行了分析，給出了性能測試結(jié)果。在此基礎(chǔ)上，結(jié)合認(rèn)知無線電系統(tǒng)的要求，提出了可變調(diào)制方式，可變傳輸帶寬的自適應(yīng)可重構(gòu)調(diào)制解調(diào)器的設(shè)計(jì)方案，并對其中一些關(guān)鍵模塊的硬件實(shí)現(xiàn)給出了分析，同時(shí)給出了收端波特率識(shí)別的策略。最后，論文提出了一些新的自適應(yīng)技術(shù)，如波特率估計(jì)、信噪比估計(jì)等，并給出了應(yīng)用這些技術(shù)的自適應(yīng)調(diào)制解調(diào)器的改進(jìn)方案。
標(biāo)簽： FPGA 無線 調(diào)制解調(diào)器
上傳時(shí)間： 2013-06-17
上傳用戶：alan-ee
差動(dòng)自感式電感傳感器的信號調(diào)理電路設(shè)計(jì)。主要論述了各個(gè)模塊的設(shè)計(jì)，如信號發(fā)生器模塊、移相模塊、調(diào)零模塊、傳感器模塊、帶通濾波模塊、相敏檢波模塊、低通濾波模塊的設(shè)計(jì)。給出了具體的參數(shù)值。當(dāng)然，由于格式的問題，這里并沒有將整個(gè)信號調(diào)理電路的原理圖上傳。
標(biāo)簽： 電感傳感器 信號調(diào)理 電路設(shè)計(jì)
上傳時(shí)間： 2013-06-08
上傳用戶：奈雁歸dxh
AC/DC適配器(ADAPTER)高頻電子變壓器的設(shè)計(jì)有很多制約條件，比如空間體積、熱的問題、轉(zhuǎn)換器的效率、電磁干擾、PWM控制IC、性價(jià)比等。所以磁心選用受到一定的限制，不像一般資料中介紹的滿足功率容量即可，選擇的余地不大。所以本文不講解具體的磁心選擇，僅利用計(jì)算軟件對磁心的功率容量進(jìn)行校驗(yàn)。目前與NOTEBOOK和LCD配套的中高檔ADAPTER工作頻率在60KHz~100KHz左右。變壓器的繞組已用上了三重絕緣線，再要做小變壓器已經(jīng)有難度。我們知道小型化開關(guān)變壓器有兩種方法：一、提高開關(guān)頻率，帶來的問題是對EMI的控制有一定難度；二、選用更高飽和磁通密度的磁心材料，如TDK公司的PC95和PE33 見表（1）。如果在100℃時(shí)Bsat能達(dá)到450mT~500mT，那么我們在設(shè)計(jì)開關(guān)變壓器時(shí)就能使用更少的圈數(shù)，減少銅損，同時(shí)又能提高初級繞組的電感量，降低峰值電流，減少開關(guān)管的能量損耗，從而減少開關(guān)變壓器的體積，進(jìn)一步地實(shí)現(xiàn)ADAPTER的小型化。
標(biāo)簽： 高頻開關(guān) 變壓器 軟件
上傳時(shí)間： 2013-08-04
上傳用戶：bjgaofei
·21天學(xué)通C++(第四版)
標(biāo)簽：
上傳時(shí)間： 2013-07-06
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移動(dòng)GPU_高通Adreno圖形處理器全解析，嵌入式高手不可不知！
標(biāo)簽： Adreno GPU 高通 圖形處理器
上傳時(shí)間： 2013-04-24
上傳用戶：鳳臨西北
該資料包含《21天學(xué)通Linux嵌入式開發(fā)》隨書PPT-
標(biāo)簽： Linux 嵌入式開發(fā)
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有源濾波器實(shí)際上是一種具有特定頻率響應(yīng)的放大器。它是在運(yùn)算放大器的基礎(chǔ)上增加一些R、C等無源元件而構(gòu)成的。 通常有源濾波器分為： 低通濾波器（LPF） 高通濾波器（HPF） 帶通濾波器（BPF） 帶阻濾波器（BEF） 它們的幅度頻率特性曲線如圖13.01所示。
標(biāo)簽： 有源 濾波器原理
上傳時(shí)間： 2013-06-25
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·觸摸屏知識(shí)一本通
標(biāo)簽： 觸摸屏
上傳時(shí)間： 2013-07-10
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SQL2000自學(xué)通，很全面很不錯(cuò)的教程，歡迎下載。
標(biāo)簽： 2000 SQL
上傳時(shí)間： 2013-08-02
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