本文研究基于ARM與FPGA的高速數(shù)據(jù)采集系統(tǒng)技術(shù)。論文完成了ARM+FPGA結(jié)構(gòu)的共享存儲器結(jié)構(gòu)設(shè)計，實現(xiàn)了ARMLinux系統(tǒng)的軟件設(shè)計，包括觸摸屏控制、LCD顯示、正弦插值算法設(shè)計以及各種顯示算法設(shè)計等。同時進行了信號的高速采集和處理的實際測試，對實驗測試數(shù)據(jù)進行了分析。 論文分別從軟件和硬件兩方面入手，闡述了基于ARM處理器和FPGA芯片的高速數(shù)據(jù)采集的硬件系統(tǒng)設(shè)計方法，以及基于ARMLinux操作系統(tǒng)的設(shè)備驅(qū)動程序設(shè)計和應(yīng)用程序設(shè)計。 硬件方面，在FPGA平臺上，我們首先利用乒乓操作的方式將一路高速數(shù)據(jù)信號轉(zhuǎn)換成頻率為原來頻率1/4的4路低速數(shù)據(jù)信號，再將這四路數(shù)據(jù)分別存儲到4個FIFO中，然后再對這4個FIFO中的數(shù)據(jù)拼接并存儲在FPGA片上的雙端口雙時鐘RAM中，最后將FPGA的雙端口雙時鐘RAM掛載到ARM系統(tǒng)的總線上，實現(xiàn)了ARM和FPGA共享存儲器的系統(tǒng)結(jié)構(gòu)，使ARM處理器可以直接讀取這個雙端口雙時鐘的RAM中的數(shù)據(jù)，從而大大提高了數(shù)據(jù)采集與處理的效率。在采樣頻率控制電路設(shè)計方面，我們通過使FIFO的數(shù)據(jù)存儲時鐘降低為標準狀態(tài)下的1/n實現(xiàn)數(shù)據(jù)采集頻率降為標準狀態(tài)的1/n，從而實現(xiàn)了由FPGA控制的可變頻率的數(shù)據(jù)采集系統(tǒng)。 軟件方面，為了更有效地管理和拓展系統(tǒng)功能，我們移植了ARMLinux操作系統(tǒng)，并在S3C2410平臺上設(shè)計實現(xiàn)了基于Linux操作系統(tǒng)的觸摸屏驅(qū)動程序設(shè)計、LCD驅(qū)動程序移植、自定義的FPGA模塊驅(qū)動程序設(shè)計、LCD顯示程序設(shè)計、多線程的應(yīng)用程序設(shè)計。應(yīng)用程序能夠控制FPGA數(shù)據(jù)采集系統(tǒng)工作。 在前端采樣頻率為125MHz情況下，系統(tǒng)可以正常工作。能夠?qū)崿F(xiàn)對頻率在5MHz以下的信號波形的直接顯示；對5MHz至40MHz的信號，使用正弦插值算法進行處理，顯示效果良好。同時這種硬件結(jié)構(gòu)可擴展性強，可以在此基礎(chǔ)上實現(xiàn)8路甚至16路緩沖的系統(tǒng)結(jié)構(gòu)，可以使系統(tǒng)支持更高的采樣頻率。
標簽：
FPGA
ARM
高速數(shù)據(jù)
采集
上傳時間：
2013-07-04
上傳用戶：林魚2016
