為簡化總線式RS485隔離器的設計，提出基于脈沖變壓器的總線式RS485隔離器的技術方案。該方案具有簡單實用、無需電源、無需考慮數據流向、在有限范圍內波特率自適應、底層用戶群體易于理解和掌控等特點。給出了基本實驗電路和脈沖變壓器的主要設計依據?；诿}沖變壓器的總線式RS485隔離器，尤其適合工業環境下半雙工的A、B兩線制RS485通信網的升級改造，其基本思想也適用于全雙工的W、X、Y、Z四線制RS485/RS422通信網。
上傳時間： 2013-10-07
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陷波器是無限沖擊響應(IIR)數字濾波器，該濾波器可以用以下常系數線性差分方程表示：ΣΣ==−−−=MiNiiiinybinxany01)()()( (1)式中： x(n)和y(n)分別為輸人和輸出信號序列；和為濾波器系數。 iaib對式(1)兩邊進行z變換，得到數字濾波器的傳遞函數為： ΠΠΣΣ===−=−−−==NiiMiiNiiiMiiipzzzzbzazH1100)()()( (2)式中：和分別為傳遞函數的零點和極點。 izip由傳遞函數的零點和極點可以大致繪出頻率響應圖。在零點處，頻率響應出現極小值；在極點處，頻率響應出現極大值。因此可以根據所需頻率響應配置零點和極點，然后反向設計帶陷數字濾波器?？紤]一種特殊情況，若零點在第1象限單位圓上，極點在單位圓內靠近零點的徑向上。為了防止濾波器系數出現復數，必須在z平面第4象限對稱位置配置相應的共軛零點、共軛極點。 izip∗iz∗ip這樣零點、極點配置的濾波器稱為單一頻率陷波器，在頻率ωo處出現凹陷。而把極點設置在零的的徑向上距圓點的距離為l-μ處，陷波器的傳遞函數為： ))1()()1(())(()(2121zzzzzzzzzHμμ−−−−−−= (3)式(3)中μ越小，極點越靠近單位圓，則頻率響應曲線凹陷越深，凹陷的寬度也越窄。當需要消除窄帶干擾而不能對其他頻率有衰減時，陷波器是一種去除窄帶干擾的理想數字濾波器。當要對幾個頻率同時進行帶陷濾波時，可以按(2)式把幾個單獨頻率的帶陷濾波器(3)式串接在一起。一個例子：設有一個輸入，它
上傳時間： 2013-10-18
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虛擬警視器驅動程序免費視頻
上傳時間： 2013-11-12
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本書將帶領讀者從基本的系統使用、網路伺服器架設、到深入系統管理所需的知識，並將筆者在管理公司及學校伺服器的經驗和讀者分享，期望對有心學習 FreeBSD 的使用者有所助益。
上傳時間： 2015-09-06
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實習目的 本實驗將練習如何運用 DSP EVM 產生弦波。使學生能夠加深瞭解 TMS320C6701 EVM 發展系統的基本操作，及一些周邊的運作。 藉由產生弦波的實驗，學習如何使用硬體及軟體。在軟體部份，使 用 Code Composer Studio（CCS） ，包含 C 編輯器、連接器（linker）和 TI 所提供的C源始碼偵錯器（debugger） 。在硬體部份包括TMS320C67 的 浮點 DSP 和在 EVM 板子上的類比晶片。
上傳時間： 2016-05-05
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實現最優二叉樹的構造；在此基礎上完成哈夫曼編碼器與譯碼器。 假設報文中只會出現如下表所示的字符： 字符 A B C D E F G H I J K L M N 頻度 186 64 13 22 32 103 21 15 47 57 1 5 32 20 57 字符 O P Q R S T U V W X Y Z ， ． 頻度 63 15 1 48 51 80 23 8 18 1 16 1 6 2 要求完成的系統應具備如下的功能： 1．初始化。從終端（文件）讀入字符集的數據信息，。建立哈夫曼樹。 2．編碼：利用已建好的哈夫曼樹對明文文件進行編碼，并存入目標文件（哈夫曼碼文件）。 3．譯碼：利用已建好的哈夫曼樹對目標文件（哈夫曼碼文件）進行編碼，并存入指定的明文文件。 4．輸出哈夫曼編碼文件：輸出每一個字符的哈夫曼編碼。
上傳時間： 2014-11-23
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彈簧隔振器的系數k0=4.5 hc=3.5 d=[3.15 3.23] a1=tan(pi*(d)./(2*hc)) a2=cot(pi*(d)./(2*hc)) ％ plot(d,a1) y=(a1+a2)*2*k0*hc*1e-3./pi y=y./9.8*8 ％ var=1+(tan(pi*(d+0.25)./(2*hc))).^2 k=2*k0*hc/pi*( var*pi./(2*hc)+var*pi./(2*hc)./(var-1
上傳時間： 2013-12-02
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J J Y Y 即 時 通 信 軟 件 ， 包 含 服 務 器測。
標簽： 軟
上傳時間： 2017-04-18
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批處理感知器算法的代碼matlab w1=[1,0.1,1.1;1,6.8,7.1;1,-3.5,-4.1;1,2.0,2.7;1,4.1,2.8;1,3.1,5.0;1,-0.8,-1.3; 1,0.9,1.2;1,5.0,6.4;1,3.9,4.0]; w2=[1,7.1,4.2;1,-1.4,-4.3;1,4.5,0.0;1,6.3,1.6;1,4.2,1.9;1,1.4,-3.2;1,2.4,-4.0; 1,2.5,-6.1;1,8.4,3.7;1,4.1,-2.2]; w3=[1,-3.0,-2.9;1,0.5,8.7;1,2.9,2.1;1,-0.1,5.2;1,-4.0,2.2;1,-1.3,3.7;1,-3.4,6.2; 1,-4.1,3.4;1,-5.1,1.6;1,1.9,5.1]; figure; plot(w3(:,2),w3(:,3),'ro'); hold on; plot(w2(:,2),w2(:,3),'b+'); W=[w2;-w3];%增廣樣本規范化 a=[0,0,0]; k=0;%記錄步數 n=1; y=zeros(size(W,2),1);%記錄錯分的樣本 while any(y<=0) k=k+1; y=a*transpose(W);%記錄錯分的樣本 a=a+sum(W(find(y<=0),:));%更新a if k >= 250 break end end if k<250 disp(['a為：',num2str(a)]) disp(['k為：',num2str(k)]) else disp(['在250步以內沒有收斂，終止']) end %判決面：x2=-a2*x1/a3-a1/a3 xmin=min(min(w1(:,2)),min(w2(:,2))); xmax=max(max(w1(:,2)),max(w2(:,2))); x=xmin-1:xmax+1;%(xmax-xmin): y=-a(2)*x/a(3)-a(1)/a(3); plot(x,y)
上傳時間： 2016-11-07
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VHDL編寫的4選一數據選擇器 entity mux41a is port(a,b:in std_logic; s1,s2,s3,s4:in std_logic; y: out std_logic); end entity mux41a; architecture one of mux41a is signal ab:std_logic_vector(1 downto 0);
上傳時間： 2020-05-15
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