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1993年，Turbo碼的提出，以其接近Shannon極限的優異的性能在編碼界引起了轟動，并成為研究的熱點。隨著研究的不斷深入和技術的發展，目前，Turbo碼已經應用到很多實際通信系統中。同時，如何實現Turbo碼編譯碼器成為了人們研究的重點。 論文以基于FPGA實現Turbo碼編譯碼器為研究目標，首先分析了Turbo碼的基本編譯碼原理和3GPP標準的Turbo碼編碼結構。然后分析了MAP譯碼算法，Log-MAP譯碼算法和Max-Log-MAP譯碼算法，接著仔細分析了對系統性能影響的各個參數并逐一進行選擇，最后對各個選擇的系統進行仿真，對仿真的結果進行比較論證，確定滿足系統性能要求的各個參數。 論文在系統仿真分析論證的基礎之上，進行了Turbo碼編碼器的設計實現和硬件測試，選擇Max-Log-MAP譯碼算法進行了Turbo碼譯碼器的FPGA設計實現和硬件測試。最后完成整個通信系統的搭建和調試。主要針對FPGA實現的數據量化、定點數據表示方式、Max-Log-MAP算法子譯碼器關鍵運算單元的FPGA設計和譯碼的時序控制進行了深入研究，完成了固定譯碼長度的Turbo碼譯碼器的FPGA設計實現，并利用ModelSim和MATLAB分別對譯碼器進行了時序功能驗證和FPGA定點仿真測試。
上傳時間： 2013-05-30
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用戶對寬帶無線接入業務、尤其是對于寬帶無線化以及移動化的需求日益增加,使無線寬帶接入技術WiMAX(World interoperability for Microwave Access,即全球微波接入互操作性技術)應運而生、迅猛發展,成為這兩年業界關注的焦點。除了通常的互聯網接入應用外,它還將在提供IPTV和VOIP等寬帶業務方面取得成功,它還有可能成為一種先進的4G蜂窩電話技術。WiMAX未來將進入蜂窩電話、筆記本電腦和機頂盒等應用中。 本文在介紹WiMAX傳輸標準802.16d基礎上,詳細闡述了WiMAX接收機中信道解調芯片中的自動增益控制(Automatic Gain Control,AGC)部分。首先介紹了自動增益控制系統的基本組成和其主要特性指標,通過對一個步進式AGC的分析,得到AGC模型的輸出公式。然后針對WiMAX接收機內AGC系統中的模數轉換器以及AGC電路進行介紹和理論分析。本文采用SPW(Signal Processing WorkSystem)模型對AGC電路基本結構的算法分析,并結合仿真結果對AGC電路做了詳盡解說并對參數進行了解釋說明。 最后給出了基于SPW和FPGA(Field Programmable Gate Array)驗證的結果。通過SPW對AGC進行了單獨的性能測試,并結合整個系統的性能測試來說明AGC可以和系統的其他模塊協同工作。在FPGA測試中,可以證明用Verilog實現后AGC也同樣能較好的工作。 本文實現的基于導頻的步進式的數字AGC是針對WiMAX系統的自動增益控制電路提出的解決方案。此算法結合WiMAX系統的傳輸方式,提出的算法具有迅速鎖定信號的特點,能夠滿足WiMAX系統的要求。同時,由于各種關鍵參數設計為寄存器可配的方式,具有很好的靈活性,也就具有了更高的移植性,可以作為一種通用的數字AGC算法。
上傳時間： 2013-04-24
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常模信號是一類非常重要的信號，而專門應用于常模信號的常模算法[1]具有復雜度較低、實現起來比較簡單、對陣列模型的偏差不敏感等顯著的優點。因此，常模算法引起了眾多學者的廣泛關注。近年來，常模算法在多用戶檢測領域[2]的研究越來越受到諸多學者的關注。不僅如此，常模算法在其他領域也是備受矚目，如常模算法在盲均衡以及波束形成等領域的應用也是目前研究的熱點。除此之外，常模算法已經不僅僅局限在應用于常模信號，也可應用于多模信號[3]等。 本文對常模算法在多用戶檢測領域的應用以及FPGA[4]實現作了較多的研究工作，共分六章進行闡述。第一章為緒論，介紹了論文相關背景和本文的結構；第二章首先對常模算法作了理論分析，并改進了傳統的2-2型常模算法，我們稱之為M2-2CMA，它在誤碼率性能上有一些改善；之后在MATLAB平臺上搭建了仿真平臺，分析了常模算法在多用戶檢測中的應用；第三章研究了相關文獻，簡單介紹了FPGA概念及其設計流程和設計方法，并對VerilogHDL以及Quartus軟件做了簡要介紹；第四章則詳細介紹了常模算法的FPGA實現，用一種基于統計數據的方法確定了數據位長及精度，提出了其實現的系統框圖，并詳細闡述了各主要模塊的設計與實現，同時給出了最后的報告文件以及最高數據處理速度；第五章則在MATLAB平臺和QuartuslI的基礎上搭建了一個仿真平臺，借助于平臺分析了2-2型常模算法移植到FPGA平臺后的性能，對不同的精度對系統性能的影響做了討論，也統計了不同信噪比、多址干擾下的誤碼率性能。最后一章是對全文的總結和對未來的展望。
上傳時間： 2013-06-23
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可編程邏輯芯片特別是現場可編程門陣列(Field-Programmable Gate Array，FPGA)芯片的快速發展，使得新的芯片能夠根據具體應用動態地調整結構以獲得更好的性能，這類芯片稱為動態可重構FPGA芯片(Dynamically ReconfigurableFPGA，DRFPGA)。然而，使用這類芯片構建的可重構系統在實際應用前還有許多問題需要解決。一個基本的問題就是動態可重構FPGA芯片中的可重構功能單元(Reconfigurable Functional Unit，RFU)的模塊布局問題和模塊間的布線問題。 本文從基本的FPGA芯片結構和CAD算法談起，介紹了可重構計算的概念，建立了可重構計算系統模型和動態可重構FPGA芯片模型，在此模型上提出一個基于劃分和時延驅動的在線布局算法，和一個基于Pathfinder協商擁塞算法的布線算法，來解決動態可重構FPGA芯片的布局和布線問題。由硬件描述語言(Hardware Description Language，HDL)描述的電路首先被劃分成有限數目的層，然后將這些電路層布局到芯片的每一層，同時確保關鍵路徑的時延最小。實驗結果表明，布局算法與傳統的布局算法(或者文獻[37]中的算法)相比，在時延上平均減少27％，在線長上平均減少34％(或者11％)，在運行時間上平均減少42％(或者97％)。布線算法與傳統的布線算法相比，能夠將線長降低26％，將水平通道寬度降低27％，顯示出較高的性能。
上傳時間： 2013-05-24
上傳用戶：Neoemily
本文對基于FPGA的CCSDS圖像壓縮和AES加密算法的實現進行了研究。主要完成的工作有： (1)深入研究CCSDS圖像壓縮算法，并根據其編碼方案，設計并實現了相應的編解碼器。從算法性能和硬件實現復雜度兩個方面，將該算法與具有類似算法結構的JPEG2000和SPIHT圖像壓縮算法作比較分析； (2)利用硬件描述語言VerilogHDL實現CCSDS圖像壓縮算法和AES加密算法； (3)優化算法復雜度較大的功能模塊，如小波變換模塊等。使用雙端口內存模塊增加數據讀寫速度，利用DSP塊處理核心運算單元，從而很大程度上提高了模塊的運行速度，并降低了芯片的使用面積； (4)設計并實現系統的模塊級流水線，在幾乎不增加占用芯片面積的情況下，提高了系統的數據吞吐量； (5)在QuartusⅡ和ModelSim仿真環境下對該系統進行模塊級和系統級的功能仿真、時序仿真和驗證。在硬件系統測試階段，設計并實現FPGA與PC機的串口通信模塊，提高了系統驗證的工作效率。
上傳時間： 2013-05-19
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隨著紅外探測技術和超大規模專用集成電路的發展，實時紅外成像系統得到了越來越廣泛的應用。如何針對紅外圖像的特性對紅外圖像進行實時處理，得到能真實反映探測場景、適合觀察分析的紅外圖像是目前紅外成像技術的研究熱點。針對紅外圖像在被采集后立即進行預處理，簡化后級數字信號處理單元的繁重任務，在紅外成像技術中具有重要意義。本論文主要工作如下： (1)對紅外成像的原理、紅外圖像的形成過程、紅外圖像的特征以及紅外圖像與可見光圖像的區別進行了闡述。 (2)簡要介紹了頻域中圖像的增強算法，以及圖像的灰度變換原理。 (3)通過對時域中各種算法的分析對比，以及時域處理與頻域處理的對比，選擇數種適合紅外圖像預處理的算法進行硬件實現，然后再根據硬件實現的難易程度和算法對硬件資源的占用率，以及最終對圖像的處理效果，選擇一種最佳的平滑和銳化方法。 (4)針對FPGA的特點，采用了模塊化結構設計，方便構成并行運算，充分體現了實時處理的要求。 (5)分析了紅外圖像灰度變換的硬件構成，實現了對紅外圖像的直方圖統計。 (6)闡述了I2C總線標準，使用I2C總線對SAA7115視頻圖像處理芯片的控制，對模擬的紅外圖像采集、量化成數字圖像信號；由于采用SDRAM進行數據的存儲，所以針對數據的存儲及讀取方式設計了SDRAM存儲器的控制器，將量化后的數據存儲到SDRAM存儲器。 (7)詳細闡述了圖像頻域處理的硬件實現方法，并特別說明了DFT的FPGA硬件構成方法及這種方法與DSP處理器構成方法的區別。然后針對整個系統的時序構成及時序要求，采用了PLL核構成了系統的時序部分，并對系統進行了優化，以提高運行速度及減少資源占用率。
上傳時間： 2013-07-12
上傳用戶：頂得柱
在VTS(Vessel Tramc Services船舶交管系統)系統中，雷達信號的處理器的能力己成為制約雷達目標錄取、跟蹤處理能力和可靠性以及整個VTS系統工作的主要因素。隨著區域性VTS的建立，要求將雷達信號以最高的質量和最低的代價遠距離傳輸，而達到這一要求的關鍵技術環節一雷達信息的壓縮處理也將受到雷達信號預處理系統的影響。 因此，研究更有效的VTS雷達信號預處理系統是一項很有價值和實際意義的工作。本文是在前人研究成果的基礎上，面向實際應用的需求，主要研究VTS雷達信號預處理算法的設計方法和實現手段，設計完成了一個數字化的雷達原始信號實時采集與處理系統。 本設計主要包括雷達信號的采集、雜波抑制處理以及與DSP芯片的信號傳輸。在硬件結構上，本設計采用FPGA完成信號的采集、CFAR處理和雷達信號檢測器的設計，將大量的以前需要由DSP芯片來完成的算法移植到FPGA中實現，大大減輕了DSP芯片的工作壓力，也減小了系統的體積。 在算法研究中，設計中重點討論了雜波的抑制方法和目標的檢測方法。本文在研究了大量現有的雷達信號雜波抑制及信號檢測的算法的基礎上，比較了各種算法的優劣，最終選擇了一種適合本次設計要求的CFAR算法和雙極點濾波雷達信號檢測器在FPGA中實現。 論文中對設計中所采用的方法給出了理論分析、試驗仿真結果和試驗實際調試結果。通過本文所述的設計和實驗，本文設計的雷達信號預處理系統對雷達視頻信號的采集與傳輸都有很好的效果，所選用的雜波處理算法對雷達雜波、雨雪雜波和陸地回波都具有較好的抑制作用，能有效地處理雷達雜波中的尖峰成分，使信噪比得到較大改善。
上傳時間： 2013-04-24
上傳用戶：pei5
隨著國民經濟的發展和社會的進步，人們越來越需要便捷的交通工具，從而促進了汽車工業的發展，同時汽車發動機檢測維修等相關行業也發展起來。在汽車發動機檢測維修中，發動機電腦(Electronic Control．Unit-ECU)檢測維修是其中最關鍵的部分。發動機電腦根據發動機的曲軸或凸輪軸傳感器信號控制發動機的噴油、點火和排氣。所以，維修發動機電腦時，必須對其施加正確的信號。目前，許多發動機的曲軸和凸輪軸傳感器信號已不再是正弦波和方波等傳統信號，而是多種復雜波形信號。為了能夠提供這種信號，本文研究并設計了一種能夠產生復雜波形的低成本任意波形發生器(Arbitrary Waveform Generator-AWG)。 本文提出的任意波形發生器依據直接數字頻率合成(Direct Digial FrequencySynthesis-DDFS)原理，采用自行設計現場可編程門陣列(FPGA)的方案實現頻率合成，擴展數據存儲器存儲波形的量化幅值(波形數據)，在微控制單元(MCU)的控制與協調下輸出頻率和相位均可調的信號。 任意波形發生器主要由用戶控制界面、DDFS模塊、放大及濾波、微控制器系統和電源模塊五部分組成。在設計中采用FPGA芯片EPF10K10QC208-4實現DDFS的硬件算法。波形調整及濾波由兩級放大電路來完成：第一級對D/A輸出信號進行調整；第二級完成信號濾波及信號幅值和偏移量的調節。電源模塊利用三端集成穩壓器進行電壓值變換，利用極性轉換芯片ICL7660實現正負極性轉換。 該任意波形發生器與通用模擬信號源相比具有：輸出頻率誤差小，分辨率高，可產生任意波形，成本低，體積小，使用方便，工作穩定等優點，十分適合汽車維修行業使用，具有較好的市場前景。
上傳時間： 2013-04-24
上傳用戶：KIM66
數字射頻存儲器(Digital Radio FreqlJencyr：Memory DRFM)具有對射頻信號和微波信號的存儲、處理及傳輸能力，已成為現代雷達系統的重要部件。現代雷達普遍采用了諸如脈沖壓縮、相位編碼等更為復雜的信號處理技術，DRFM由于具有處理這些相干波形的能力，被越來越廣泛地應用于電子對抗領域作為射頻頻率源。目前，國內外對DRFM技術的研究還處于起步階段，DRFM部件在采樣率、采樣精度及存儲容量等方面，還不能滿足現代雷達信號處理的要求。 本文介紹了DRFM的量化類型、基本組成及其工作原理，在現有的研究基礎上提出了一種便于工程實現的設計方法，給出了基于現場可編程門陣列(Field Programmable Gate Array FPGA)實現的幅度量化DRFM設計方案。本方案的采樣率為1 GHz、采樣精度12位，具體實現是采用4個采樣率為250 MHz的ADC并行交替等效時間采樣以達到1 GHz的采樣率。單通道內采用數字正交采樣技術進行相干檢波，用于保存信號復包絡的所有信息。利用FPGA器件實現DRFM的控制器和多路采樣數據緩沖器，采用硬件描述語言(Very High Speed}lardware Description Language VHDL)實現了DRFM電路的FPGA設計和功能仿真、時序分析。方案中采用了大量的低壓差分信號(Low Voltage Differential Signaling LVDS)邏輯的芯片，從而大大降低了系統的功耗，提高了系統工作的可靠性。本文最后對采用的數字信號處理算法進行了仿真，仿真結果證明了設計方案的可行性。 本文提出的基于FPGA的多通道DRFM系統與基于專用FIFO存儲器的DRFM相比，具有更高的性能指標和優越性。
上傳時間： 2013-06-01
上傳用戶：lanwei
目前的國內的CCD高清攝相頭能夠輸出一組視頻信號和數字圖像信號，雖然視頻信號能夠直接在監視器顯示，但是輸出的數字圖像信號占用存儲空間太大，不便于進行傳輸。本文設計了一種基于FPGA的數字圖像壓縮卡。 在過去的十幾年中，國際標準化組織制訂了一系列的國際視頻編碼標準并廣泛應用到各種領域。It.264/AVC是ITU-T和ISO聯合推出的新標準，采用了近幾年視頻編碼方面的先進技術，以較高編碼效率和網絡友好性成為新一代國際視頻編碼標準。 新發展的H．264/AVC比原有的視頻編碼標準大幅度提高了編碼效率，但其運算復雜度也大大增加，本文簡要分析了H．264/AVC的復雜度及其優化的途徑，給出了主要模塊的優化算法實驗結果。 H．264/AVC仍基于以前視頻編碼標準的運動補償混合編碼方案，主要不同有：增強的運動預測能力，準確匹配的較小塊變換，自適應環內濾波器，增強的熵編碼。測試結果表明這些新特征使H．264/AVC編碼器提高50％編碼效率的同時，增加了一個數量級的復雜度。實際中恰當地使用H．264/AVC編碼工具可以較低的實現復雜度得到與復雜配置相當的編碼效率。故實際編碼系統開發需要在運算復雜性和編碼效率之間進行折衷、兼顧考慮。H．264/AVC引入的新編碼特征既增加基本模塊的復雜度，也成倍增加算法的復雜度。針對它們的作用和實現方法的不同，可采用不同的硬件實現方法。本文基于上述思路進行優化，具體的工作包括：針對去塊濾波的復雜性，本文提出一種適合硬件實現的算法，使其在節省了資源的同時，很好的達到了標準所定義的性能。針對變換量化的復雜性，本文提出一種既滿足整體的硬件流水結構，又極大的降低了硬件資源的實現方法。針對碼率控制的實現，本文提出了一種有別于傳統實現方式的算法，在保證實時性的同時，極大的提高了編碼器的性能。本文基于上述算法還進行Baseline Profile編碼器的研究，給出了一種實時編碼器結構，實現了對高清圖像格式(720P)的實時編碼，并將其和當前業界先進水平進行了對比，表明本文所實現得結構能夠達到當前業界的先進水平。
上傳時間： 2013-07-23
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