單電源運算放大器電路應(yīng)用圖集單電源運算放大器電路應(yīng)用圖集
標(biāo)簽： 單電源 運算放大器 電路應(yīng)用
上傳時間： 2013-06-15
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運算放大器、比較器設(shè)計指南,運算放大器、比較器設(shè)計指南
上傳時間： 2013-07-19
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現(xiàn)場可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年，從最初的1200門發(fā)展到了目前數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片。現(xiàn)在，F(xiàn)PGA已廣泛地應(yīng)用于通信、消費類電子和車用電子類等領(lǐng)域，但國內(nèi)市場基本上是國外品牌的天下。 在高密度FPGA中，芯片上時鐘分布質(zhì)量變的越來越重要，時鐘延遲和時鐘偏差已成為影響系統(tǒng)性能的重要因素。目前，為了消除FPGA芯片內(nèi)的時鐘延遲，減小時鐘偏差，主要有利用延時鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法，而其各自又分為數(shù)字設(shè)計和模擬設(shè)計。雖然用模擬的方法實現(xiàn)的DLL所占用的芯片面積更小，輸出時鐘的精度更高，但從功耗、鎖定時間、設(shè)計難易程度以及可復(fù)用性等多方面考慮，我們更愿意采用數(shù)字的方法來實現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ)，對全數(shù)字延時鎖相環(huán)(DLL)電路進(jìn)行分析研究和設(shè)計，在此基礎(chǔ)上設(shè)計出具有自主知識產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時間里，從對電路整體功能分析、邏輯電路設(shè)計、晶體管級電路設(shè)計和仿真以及最后對設(shè)計好的電路仿真分析、電路的優(yōu)化等做了大量的工作，通過比較DLL與PLL、數(shù)字DLL與模擬DLL，深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理，設(shè)計出了符合指標(biāo)要求的全數(shù)字DLL模塊電路，為開發(fā)自我知識產(chǎn)權(quán)的FPGA奠定了堅實的基礎(chǔ)。 本文先簡要介紹FPGA及其時鐘管理技術(shù)的發(fā)展，然后深入分析對比了DLL和PLL兩種時鐘管理方法的優(yōu)劣。接著詳細(xì)論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計考慮，給出了全數(shù)字DLL整體架構(gòu)設(shè)計。最后對DLL整體電路進(jìn)行整體仿真分析，驗證電路功能，得出應(yīng)用參數(shù)。在設(shè)計中，用Verilog-XL對部分電路進(jìn)行數(shù)字仿真，Spectre對進(jìn)行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設(shè)計采用TSMC0.18μmCMOS工藝庫建模，設(shè)計出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動時間為28ps，在輸入100MHz時鐘時的功耗為200MW，達(dá)到了國外同類產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計，可以實現(xiàn)時鐘占空比調(diào)節(jié)，2倍頻，以及1.5、2、2.5、3、4、5、8、16時鐘分頻等時鐘頻率合成功能。
上傳時間： 2013-06-10
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數(shù)字D類音頻放大器，也叫數(shù)字脈沖調(diào)制放大器，具有效率高，低電壓，低失真的特點，在低成本，高性能的消費類產(chǎn)品特別是便攜式設(shè)備中得到越來越廣泛的應(yīng)用。數(shù)字D類放大器包括數(shù)字脈沖寬度調(diào)制（PWM）和輸出級（含低通濾波器）兩個部分，數(shù)字PWM又包括兩個部分，采樣處理和脈沖產(chǎn)生。傳統(tǒng)的采樣處理算法運算復(fù)雜，硬件實現(xiàn)成本高，面積大，從而導(dǎo)致功耗也大，不適合當(dāng)今向低功耗發(fā)展的趨勢。 本文在傳統(tǒng)算法的基礎(chǔ)上提出了一種新的算法，該算法不包括乘法或者除法這些計算復(fù)雜和非常消耗硬件資源的單元，只含加法和減法運算。在推導(dǎo)出該算法的傅立葉表達(dá)式后，在MATLAB的simulink中建立系統(tǒng)模型進(jìn)行仿真以驗證算法的可行性，在輸入信號頻率為1kHZ，采樣頻率為48kHZ，電源電壓為10V，輸出負(fù)載為4Ω的條件下，得到的總諧波失真為0．12％，符合D類放大器的性能要求。本文還在基于Xilinx公司的Spartan-3系列FPGA的基礎(chǔ)上實現(xiàn)了該算法的電路結(jié)構(gòu)，綜合結(jié)果表明，實現(xiàn)基于本文算法的數(shù)字D類音頻系統(tǒng)所需要的硬件資源大大減少，從而減少了功耗。 關(guān)鍵詞：D類放大器；脈沖寬度調(diào)制；采樣算法；數(shù)字音頻放大器；FPGA
上傳時間： 2013-07-19
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主要介紹如何使用運算放大器，既有理論，又有實踐電路
標(biāo)簽： 運算放大器
上傳時間： 2013-07-25
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運算放大器是一種應(yīng)用非常廣泛的器件，如何調(diào)整運算放大器的反饋環(huán)，以及如何面對各種不同特性的負(fù)載等等，是我們必須面對的一個問題。相信你讀完本文你會有所斬獲。
標(biāo)簽： 運算放大器
上傳時間： 2013-05-26
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帶有負(fù)反饋的光電耦合線性放大器，含原理圖，PCB及multisim仿真
上傳時間： 2013-06-23
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在步進(jìn)電機(jī)驅(qū)動方式中，效果最好的是細(xì)分驅(qū)動，當(dāng)今高端的步進(jìn)電機(jī)驅(qū)動器基本都采用這種技術(shù)。步進(jìn)電機(jī)的細(xì)分驅(qū)動技術(shù)是一門綜合了數(shù)字化技術(shù)、集成控制技術(shù)和計算機(jī)技術(shù)的新技術(shù)，被廣泛應(yīng)用于工業(yè)、科研、通訊、天文等領(lǐng)域。 本文設(shè)計了一種基于DSP以及FPGA的兩相混合式步進(jìn)電機(jī)SPWM(正弦脈寬調(diào)制)波細(xì)分驅(qū)動系統(tǒng)。在DSP系統(tǒng)中采用TMS320I．F2407A微控制器作為核心控制器件，用軟件產(chǎn)生SPWM波；在FPGA系統(tǒng)中采用FPGA芯片，通過VerilogHDL語言，實現(xiàn)了SPWM波；在功率驅(qū)動級電路上采用雙極性H橋的驅(qū)動方式。最終實現(xiàn)了對兩相混合式步進(jìn)電機(jī)SPWM波細(xì)分驅(qū)動，大大提高了步進(jìn)電機(jī)的運轉(zhuǎn)性能。 本文介紹了兩相混合式步進(jìn)電機(jī)的工作原理、控制原理以及細(xì)分驅(qū)動的基本原理。通過對恒轉(zhuǎn)矩細(xì)分驅(qū)動的分析，提出了兩相混合式步進(jìn)電機(jī)SPWM波細(xì)分驅(qū)動的方案，并給出了SPWM波產(chǎn)生的數(shù)學(xué)模型。最后，對步進(jìn)電機(jī)的SPWM波細(xì)分驅(qū)動系統(tǒng)進(jìn)行了實驗測量，給出了實驗結(jié)果。 實驗的結(jié)果表明，設(shè)計的基于DSP與FPGA的SPWM波細(xì)分驅(qū)動系統(tǒng)可以很好地克服電機(jī)低頻振蕩的問題，提高電機(jī)在中、低速運行的性能。電機(jī)的掃描范圍與理論值基本接近；微步距在誤差允許的范圍內(nèi)也基本可以滿足要求。
標(biāo)簽： FPGA DSP 步進(jìn)電機(jī)
上傳時間： 2013-04-24
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射頻低噪聲放大器的ADS設(shè)計:本文首先簡要介紹了低噪聲放大器設(shè)計的理論基礎(chǔ)，并以2.1－2.4Ghz 低噪聲放大器為例，詳細(xì)闡述了如何利用Agilent 公司的ADS 軟件進(jìn)行分析和優(yōu)化設(shè)計該電
上傳時間： 2013-06-18
上傳用戶：han_zh
STM32_電子相框 STM32_電子相框
上傳時間： 2013-04-24
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